sta分析中如何对芯片的IO进行约束

input output delay ，load，drive, 复用和pad没啥关系了，确定你的约束走的是到你想看的路径就好了，多分几个scenario

IO没有关联时钟 ，要约束 input_delayoutput_delay 是不是要创建vitrual clock ?

复用的IO是不是要创创建多个 virtual clock ?
clock 如何划分group ?

数字同步逻辑的话，应该有相应的Input 或者 ouput clock，
其它逻辑可以用 max delay或者 v clock ，都是可以达到你约束timing path的目的的
clock group是同步的概念，一般来说同源的是一个group
非同步的没必要设clock group

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