clock gating check 的问题

上图中，OR1，OR2，AND都为rtl中例化的逻辑门。sclk为源时钟，sclk_div为generated_clock。
问题：在DC时，OR1可以识别为clock gating，工具对OR1的A和B 脚check，而OR2则不识别，
请问为什么OR2不能识别为clock gating，如果让工具识别，应该如何修改?

FF和逻辑门搭的分立Clock Gate 不多见啊，多是Latch和逻辑门搭的吧， libray中没有ICG吗?

set_clock_gating_check

不知道有没有在div分频reg后定义时钟呢?

三楼正确