混合DRC和lvs

我的设计数字部分由两部分组成，一部分是用verilog语言写的，一部分是搭建电路图，用verilog语言写的数字部分已经用calibre进行了DRC和lvs检查，都通过了。现在我需要把搭建电路图的数字部分生成网表与用语言写的产生的网表整合到一起进行DRC和lvs。不知道有什么方法可以把这两部分网表整合到一起。

直接把网标整合到一起啊，注意接口就行！