数模混合电路的可测性设计DFT

设计是一个数模混合电路，数字部分采用全扫描设计，并针对数字部分产生了ATPG，但是数字部分的一些pin来自于模拟电路，而非顶层的port，因此在ATE上，无法通过芯片的port完成对数字部分的扫描测试，请问有什么好方法能解决这个问题吗?能不能对数字部分加个边界扫描?谢谢了！
补充：
举个例子，芯片包含数字电路和模拟电路，假设数字电路有输入in1，in2，in3，in4，其中in1，in2来自芯片顶层port，in3，in4来自模拟电路输出。针对数字电路部分做DFT之后，生成的ATPG是在in1，in2，in3，in4上加测试激励吧?但是in3，in4在芯片顶层没有port，那么ATE测试的时候无法连接内部的in3，in4，也就无法加上数字电路部分的ATPG了，所以我想能不能用边界扫描来解决这个问题?

不是太明白你的问题哦。帮顶。
举个例子吧，假设一个reg的输入端的数据来源模拟模块的output，为了能测试到这个reg，会在输入端前面放一个Mux，一边来源于模拟模块的output，也就是正常功能路径，一边来自其他reg的Q端，也就是scan路径。

非常感谢回复，我把问题又补充了一下，我感觉您的方案应该不会影响Tetramax对in3、in4生成测试激励，ATE还是不能控制in3、in4。

在scan mode时把in3,in4连到可控制的path就可以了

意思是在scanmode时，将in3连到in1这样的输入端口上吗?这样的话，in3和in1的输入始终是一样的，应该会影响测试覆盖率吧?

可以连到可控制的reg, 或是加wrapper在analog IP.

这种情况，我们一般在做DFT时，就没把 In3 和 In4当做test port。只指定 In1和In2作为 scan input port。

哦，in3，in4不做test port是指用set_dft_signal -view existing_dft -type constant -port [in3 in4] -active 1/0 来定义吗?那这种情况下in3，in4在测试模式时为固定值，会不会对测试覆盖率产生很大影响，我的设计中类似in3的port还挺多的，试了一下将所有in3类的port都定义成constant，测试覆盖率只有83.06了。谢谢啦

这么说吧，以前你定义 in1 in2 in3 in4作为scan input ports, 然后你可以有 4条scan chain。现在只定义了 in1 in2，你就只有2条 scan chain了。那么只要这2条 scan chain能把设计中的所有reg都串起来，你的测试覆盖率就不会有损失。只是会增加测试时间而已，因为并行度降低了。

不太懂您的意思。我的scandatain只定义了in1，设计只有1条scan chain，并且把所有reg都串起来了，我看生成的ATPG测试激励也会让in2，in3，in4变化，因此in3，in4定义为constant时，一些fault应该检测不到了，然后会影响测试覆盖率吧，请问能够不影响测试覆盖率的两条scan chain要怎么用脚本实现呢?能不能大概给几个关键命令。我在一个小公司，只有我一个人在学，感觉很无助啊，麻烦了。

基本命令 set_scan_configuration, set_dft_signal, set_test_point_element。
因为不清楚你的设计，所以还是得靠你自己啦。对DFT产生出来的测试电路仔细分析。加油。
路过的大神，也请不吝赐教啊。

你好，我能请教下数字电路的全扫描或部分扫描设计是如何添加的吗?我现在需要在测试电路中加入封装结构，但不清楚全扫描的施加方法，谢谢啦！

同问