DAC 电容阵列版图

尽量最大努力匹配

电路设计者知道该如何匹配，该怎样减少失配率，该怎样使寄生电容均匀化！

各种匹配，图形规则，大小，间距，dummy，各种连线也需要匹配，线宽小的话连线更是要注意，牺牲无数脑细胞的纠结

有什么资料吗?求指教。

确实很纠结啊！画出来的版图误差是成比例的，即接VREF就会有误差，接地就没有误差，越多电容接VREF误差就越大，这是什么原因啊?

后仿提取的不是寄生电阻就是寄生电容，有可能是寄生电容的原因，不知道具体情况，可以请电路工程师看下提取出来的网表

前辈，整个SAR的版图能在一周画完么

多少位?

也得看电路是多大规模的 一周画一个SARADC的话还是挺有挑战的

对称对称对称啊，重要的事情说三遍

10位的，全差分的单调开关切换

怎么看是多少位的?