画完stdcell,run lvs 出现了问题
时间：10-02
整理：3721RD
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大神，求解：
我画完一个stdcell 后，run lvs 出现了如下问题，请大神帮忙解释。
我画完一个stdcell 后，run lvs 出现了如下问题，请大神帮忙解释。
因公司电脑原因，图片无法上传，我口述一下lvs结果问题吧：
bad component subtype，layout 中的MN(N_12_LPRVT) ,spice 中的MN(N_12_LPHVT)
请大神指导。
就是你的Device type错了，电路中是N_12_LPHVT，而你的layout中是N_12_LPRVT，差别就在于HVT和RVT，应该是你的layout某个层次用错了。
一个是high voltage 一个是regular，layout里缺一层HV的layer
电路器件和layout器件没有对应上
bad component subtype 都说的很明白了，器件类型不同。你可以在工艺文件中找下两种器件的识别层都是什么，肯定会有识别层定义这件事。
谢谢解答，我少画了两层，加上后就解决了。