在多电源域中，一般大家如何减小噪声通过地对芯片性能的影响？

同问啊！好贴要顶！

怎么没有人会呢?还是没人回啊！

分开走线

通过接地方式，减小噪声。

多点接地以及单点接地

1.数字地模拟地分开
2.不同domain 地和sub分开
3.阱隔离环隔离噪声
4.敏感电路远离易产生噪声电路

分开走线是必然，但是噪声耦合到衬底怎么处理?

有没有听说过噪声耦合到衬底会对芯片产生影响?
这种情况下如何处理?

那大家一般怎么做才能让衬底干净些呢?

我们一直在说减小降低噪声，要减小的主要就是衬底耦合噪声啊，上述提到的各种手段例如分开走线，保护环，敏感电路远离噪声源之类都是版图中用来减小噪声的手段

学习了！

这个和衬底特性密切相关的。jssc上的研究论文说法是：对高阻衬底，拉开模块距离非常有效。对低阻衬底，拉开到一定程度效果就不会增加了。另一个pll论文的说法是，对于pll中的大电容，最好的效果是衬底与s短接公用地线。所以这些讨论都是有前提的，泛泛的记住几个结论有时反而会导致错误。

有噪声衬底耦合的书，看了就有概念了

推荐一下，谢谢！

在哪里啊?推荐一下吧，谢谢！

多电源一般多了DNW或者NBL隔离，衬底噪声影响会有多大啊

我也不清楚，有时候芯片测试不是太好，Designer给出的结论就是版图中的衬底噪声造成的。

一般通过加隔离环把衬地都隔离掉.比如TX和RX电路里把他们放在不同的保护环里，相当於把衬地隔离了，隔离效果取决与它们与隔离环的距离和隔离环的结深,CMOS结果可以用反偏二极管做衬底隔离,也可以用大电容来隔离地和电源上的噪声。

不能完全信RD的，如果是triple-well的工艺，衬底上可能有些high voltage的device外，其它的device都是和噪声隔离开的，这样的话，衬底上的噪声还能对芯片的性能产生很大的影响?

許多時候 RD 說是基底雜訊造成特性較差 ,
往往是找不出真正問題時的推託之詞, 不要太當真,
但多了解如何降低雜訊干擾是有必要的 ！

是啊，苦逼的后端！做好了是Designer的功劳，没做好，后端肯定脱不了干系。

一直都这样，泪水