微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC版图设计交流 > 关于底层模块同一信号有两条线做LVS的问题

关于底层模块同一信号有两条线做LVS的问题

时间:10-02 整理:3721RD 点击:
之前没画过版图,几乎一窍不通,请教一下,如果我在底层模块出了几根AVDD和AGND但是互相并不相连,等到做顶层时再把他们连起来做LVS,那请问底层LVS怎么做,这几根线在底层还没有连在一起做LVS会报错的。
难道要在底层连上抽出网表,画顶层时再给他们断开?这样岂不是很容易出错。
谢谢!

用calibre做LVS时,option里面选择冒号连接,然后把要连在一起的lable打上冒号,就可以了

好的,明白了,多谢多谢!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top