请问如何生成Verilog门级原语文件
时间：12-12
整理：3721RD
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现在通过画图能生成附件第二种格式的文件，想生成第一种格式的门级原语网表文件，不知如何去做，不想自己写，想通过画电路图生成.v文件。谢谢！
quartus？
谢谢，就是在Quartus II下做的，想得到第一种格式的文件，解析器是针对第一种文件格式的，想在自己的算法中用，谢谢!
总感觉quartus应该生成门级描述的verilog文件才对，（1）的那个。
居然生成了第二种格式。。。
我也不太清楚了。
可能Quartus中生成电路建模的功能没理解清楚，不知道怎么去做！
在 ConstantineC 的大作中提到: 】
: 总感觉quartus应该生成门级描述的verilog文件才对，（1）的那个。
: 居然生成了第二种格式。。。
: 我也不太清楚了。
: ...................
去fpgatech版问问，这两个版各有侧重。
谢谢oBigeyes