「求助」verilog解析的东西

请问大家有没有什么东西能解析verilog连线的，
穿过好多层次的那种，可能会穿过很多dff，
我的目的就是想把这些dff找到。
不想用dc，因为可能每次file list都会变。而且可能会有语法错误。
就像用个啥脚本的，这样方便。
或者是什么办法能得到层次结构的。
先谢过大家

Rtl
我感觉应该都差不多的吧，
只要能找到层次结构，端口。
能识别网表的也可以试试的。
谢谢

我要抓的寄存器，一串下来 少说也得有个上千个的。。。
而且 这些寄存器深浅不一， 没啥特殊的标识。
我就是怕这些东西，被搞断了。
想找个办法早点check下。
而且 我的活 只要有这些 就能做下去。
可以不理别的rtl的。
只要我找到 这些 寄存器的 层次结构 我就能 解决我的问题了。
问题就是怎么找这层次。
另外 如果 能得到 一条线的 两端，我也能找到这些dff。
我还是会好好想想的。
谢谢。

其实lz踏踏实实用dc或者pt抓register的功能就挺好，整理fileflist本来也是项目进度应该做的事情。

估计syn 的活不是他干的，因为syn 的过程中又可能会有语法错误什么的，
他又想从rtl 里面抓出他想要的东西。

脚本处理对那些组合逻辑里定义成reg类型的，时序逻辑里敏感列表没写对的等等还得考虑情况，其实也不是特别方便的事情。然后真的觉得某些block问题太多难以整理直接干成bb先不考虑我觉得也行，等随后别人写敞亮了再一并处理呗

这个估计要写个parser把抽象语法树建好，然后基于语法树分析。