大家对复旦这个半浮栅晶体管发明怎么看？

特快明显很多都是文科生
记者也都是文科生，居然敢说CPU的缓存主要是由“闪存”制造的。
谁家cpu的cache是用浮栅结构的？用闪存来做cache是故意降低性能的行为艺术吗？
regfile或者sram的速度都远比浮栅结构高
这种新结构用作cache只会降低cpu读写速度
它目前看来能提高的是闪存的擦写速度，
也就是说，或许对flash的性能提升有帮助

作为ic从业者非digital部门的,我也不知道cache到底啥工艺的管子做的...

SoC,PC的CPU里面的CACHE基本上都是定制的SRAM。对速度要求很高。浮栅用在flash吧。

对flash 和 logic 器件及工艺都有一点了解
又大致看了遍paper
弱弱地re一篇
1. 与Flash等NVM对比：NVM最重要的是data retention，一般要求都是10年以上，
因此存储电荷的floating gate （浮栅)与其他部分之间都是使用绝缘层隔离，而且
绝缘层的物理厚度一般也要达到6、7nm以上；此paper中的semi-floating gate与
衬底之间通过 diode 隔离。diode即使在反偏状态也是有漏电的，因此此器件的data
retention可能会有问题，paper中也没有提供这方面数据；
2. 与SRAM比： SRAM一般都是与标准Logic 器件集成在一起，使用标准CMOS工艺，
速度非常快；此器件相对而言工艺较复杂，速度应该也比不了同样工艺节点的SRAM；
3. 与DRAM相比：此器件的工作电压与DRAM相当，data retention应该可以满足
DRAM的刷新周期要求，不知道面积上有没有竞争力。
知识有限，欢迎拍砖

我可是本版上较早评论的，
观点与后面几位的很相似之处。

如果骗经费能骗到刊发国内高校第一篇微电子S文章的程度，那政府真是要笑坏了。新闻联播很鬼的，现在播的重大科技进展都是S/N/C发过文的，意思就是：这三家认的，被骗我也认了。

啊，骗经费？
骗经费不至于要发science啊。。。
我是来看看有没有复旦的兄弟跳出来说点啥的。。。
现在看来还真低调哈

1. 对半浮栅如此低的充电电压，到底能让其被充入多少电荷呢？
    这点电荷能在场区形成多厚的耗尽层？这样的耗尽层的
    导电效能到底如何？
文章主要是由于TFET的使用，使得电子在band to band tunneling编程时候电子在极低电压时依然可以有大量的电子注入到浮栅中去，根据vth 的飘移，电子绝对不会少，应该和普通flash同量级，因为vth 的飘移最终结果决定于注入电子的多少，既然飘移量有3.1V，那么注入的电子必然有维持3.1V飘移的量级。所以耗尽层和导电性能应该类似于flash
2. 半浮栅与衬底(CCTV的报道里显示是源极一端)之间的势垒
    那么低，漏电速率如何？写入信息多长时间之后，需要像
    目前的 DRAM 那样对半浮栅进行刷新处理？其对温度的
    敏感性如何？
文章中没有data retention 的数据，根据PN结反向漏电的公式，应该是漏电很快，但是，这个器件明显是挥发性的，也就是类似DRAM，只要反复充电，无所谓漏电速率的问题
3. 半浮栅与衬底之间的势垒的使用寿命有多少？能承受多少次
    “完整”的电荷出入过程？
Endruance数据文中也没有，但本身band to band tunneling 的endurance就相对FN隧穿较差，另外PN结处implant以后预计损伤不会少，endurance猜测应该不会超过10w次，估计1w次能不能过都很难说。。

对一个发文章的东西不要要求太多...
能不能产业化很多时候也是运气
TI弄铁氧体NVMEM也20多年了也没能占领市场更何况一个大学的一个实验室

是啊，没有实验室的尝试也就没有产业化，本身把编程电压做到2v就是一件非常了不起的事情

太支持你头一段话了
能发表的SCIENCE的科研成果，经费诸多去给他骗才对得起“科研经费”几个字！