重画了晶体管，发现LVS通不过

时间：12-11 整理：3721RD 点击：

重画了CMOS的晶体管，gate length 和width这些参数都没变，DRC也通过了，但是做LVS的时候没有通过，给出一堆错误，请帮忙看看，谢谢。祝大家新年快乐！

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虽然“呵呵”不是正确答案，但还是很感谢你顶了我的帖子，没有让他沉下去，接着顶

你没有把重点贴出来，当然没人回了，warning可以不考虑，你为什么不把error贴出来呢？
ps：为啥不用calibre?

不好意思，我们只能用assura做，刚才检查发了一些画图的错误，校正后发现没有问题了，因为是第一次做，没有经验，给出一堆错误都不知道从哪儿查

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