问个65nm工艺晶体管的问题

用65nm CMOS工艺测一个NMOS管的电流Ids。drain和gate接VDD（1.2V），source和body接地。保持W/L的比值不变，然后同时增加W和L，发现Ids一直增加，不知道这应该如何解释，
然后将gate接地关断NMOS管，重复上述实验，漏电流是随着W和L的增加而减少的。
用90nm工艺测试发现同样的现象。

由于工艺的原因，阈值随着W和L增大而减小。但第二个现象不知道如何解释。

谢谢。阈值电压是减小的。但是为啥会减小比较奇怪，narrow width effect影响的
话，阈值应该是增加的。reverse short channel effect影响的话阈值会减小，但
是在1.2V电源电压下，reverse short channel effect应该十分微弱才对。所以
比较晕。

其实第二个问题，好像和L有关系
可以 W不变，L增加，Ids增加，具体怎么解释，我忘记了，要查查书
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