65nm的模拟设计有哪些不同
时间：12-12
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bitcat (比特猫) 于 (Wed Aug 5 11:31:36 2009) 提到:
相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
工艺上，版图上呢？
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castrader (万和) 于 (Wed Aug 5 11:36:20 2009) 提到:
主要是器件的漏电
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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gaoz (gaoz) 于 (Wed Aug 5 12:38:49 2009) 提到:
VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
几何尺寸的Match貌似有提高。
薄栅Gate Leakage得到一定的缓解也可以用厚栅的。
模拟越来越依赖数字算法上的校准。
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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chip (盈利型政府！) 于 (Wed Aug 5 12:58:49 2009) 提到:
我觉得是器件本征增益的降低，而且电源电压的下降让一些传统提高增益的方法很难适用
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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bitcat (比特猫) 于 (Wed Aug 5 13:54:33 2009) 提到:
用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
"几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
0.85V的模拟电路怎么做啊
【 在 gaoz (gaoz) 的大作中提到: 】
: VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
: 追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
: 几何尺寸的Match貌似有提高。
: ...................
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jjboy (ADC) 于 (Wed Aug 5 13:56:25 2009) 提到:
IO device总是要用到的，1.8V的电源在SOC CHIP上也是一定会用到的
所以这个不是问题
【 在 bitcat (比特猫) 的大作中提到: 】
: 用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
: "几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
: 0.85V的模拟电路怎么做啊
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bitcat (比特猫) 于 (Wed Aug 5 13:59:56 2009) 提到:
哪些是general purpose (GP) 中文怎么说：）
听说做LL的比较多？
【 在 gaoz (gaoz) 的大作中提到: 】
: VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
: 追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
: 几何尺寸的Match貌似有提高。
: ...................
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bitcat (比特猫) 于 (Wed Aug 5 14:01:27 2009) 提到:
65的IO应该有2.5和1.8，要是做IP的话，是不是只能做1.2V core的管子？
【 在 jjboy (ADC) 的大作中提到: 】
: IO device总是要用到的，1.8V的电源在SOC CHIP上也是一定会用到的
: 所以这个不是问题
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jjboy (ADC) 于 (Wed Aug 5 14:07:38 2009) 提到:
65包括45的SOC，绝大部分analog电路都停留在1.8V上，除了一些特别的地方用到core device
象65G+这种工艺纯粹是照顾digital，对analog来讲leakage是个很大的问题
【 在 bitcat (比特猫) 的大作中提到: 】
: 65的IO应该有2.5和1.8，要是做IP的话，是不是只能做1.2V core的管子？
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gaoz (gaoz) 于 (Wed Aug 5 14:09:29 2009) 提到:
反正IO也要用厚栅长沟高压的，不用白不用。
几何尺寸的Match提高估计是光刻精度提高，对MIM电容可能好点，但是实际的其他Match如Vth等估计没啥改进。
非要用0.85V做模拟电路，几乎是自己受虐，共模范围很小，增益，线性度也很差。Cascode几乎没戏，即使是LowSwing的Bias。Cascade级联也许是提高整体增益的办法，或者工作在亚阈值态？
【 在 bitcat (比特猫) 的大作中提到: 】
: 用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
: "几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
: 0.85V的模拟电路怎么做啊
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jyhking (Albright) 于 (Wed Aug 5 14:13:30 2009) 提到:
需要购买服务器，价格在10万以内吧，IC 设计使用，
目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
那位大牛能提供指导意见，谢谢。
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eyeth (Pamirs) 于 (Wed Aug 5 14:15:33 2009) 提到:
放到单独的房间里
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
: ...................
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jyhking (Albright) 于 (Wed Aug 5 14:18:51 2009) 提到:
没有那么多房间啊
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
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gaoz (gaoz) 于 (Wed Aug 5 14:21:14 2009) 提到:
那辐射怎么办？
【 在 jyhking (Albright) 的大作中提到: 】
: 没有那么多房间啊
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MathCad (Real estate leads my path) 于 (Wed Aug 5 14:22:40 2009) 提到:
穿宇航服！
【 在 gaoz (gaoz) 的大作中提到: 】
: 那辐射怎么办？
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toobigapple (appig) 于 (Wed Aug 5 14:24:01 2009) 提到:
买耳塞
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
: ...................
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fatbig (自摸不息) 于 (Wed Aug 5 14:26:52 2009) 提到:
射回去！
【 在 MathCad (Real estate leads my path) 的大作中提到: 】
: 穿宇航服！
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bananawolf (gone for a vacation) 于 (Wed Aug 5 14:54:32 2009) 提到:
65nm 1.2V和 32nm 0.85V 都可以做得。
而且Cascode也没什么问题。
【 在 gaoz (gaoz) 的大作中提到: 】
: 反正IO也要用厚栅长沟高压的，不用白不用。
: 几何尺寸的Match提高估计是光刻精度提高，对MIM电容可能好点，但是实际的其他Match如Vth等估计没啥改进。
: 非要用0.85V做模拟电路，几乎是自己受虐，共模范围很小，增益，线性度也很差。Cascode几乎没戏，即使是LowSwing的Bias。Cascade级联也许是提高整体增益的办法，或者工作在亚阈值态？
: ...................
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feynman (费曼) 于 (Wed Aug 5 15:03:01 2009) 提到:
这话绝对了吧
我看很大部分模拟电路还是停留在3.3V上啊
【 在 jjboy (ADC) 的大作中提到: 】
: 65包括45的SOC，绝大部分analog电路都停留在1.8V上，除了一些特别的地方用到core device
: 象65G+这种工艺纯粹是照顾digital，对analog来讲leakage是个很大的问题
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gaoz (gaoz) 于 (Wed Aug 5 15:53:34 2009) 提到:
1.2V 还可以.
0.85V如何做，Vt已经300mV,Vdsat<50mV?
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: 65nm 1.2V和 32nm 0.85V 都可以做得。
: 而且Cascode也没什么问题。
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hitpiano (piano) 于 (Wed Aug 5 16:11:48 2009) 提到:
对于65nm，Vdd=1.2V可以
Vthn=150mV到220m不等，Vthp=200mv左右
Vgs-Vth大概150mv到200mv没问题，当然也可以再低
【 在 gaoz (gaoz) 的大作中提到: 】
: 1.2V 还可以.
: 0.85V如何做，Vt已经300mV,Vdsat<50mV?
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fatbig (自摸不息) 于 (Wed Aug 5 16:26:43 2009) 提到:
Vt不止300吧
【 在 gaoz (gaoz) 的大作中提到: 】
: 1.2V 还可以.
: 0.85V如何做，Vt已经300mV,Vdsat<50mV?
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gaoz (gaoz) 于 (Wed Aug 5 16:32:26 2009) 提到:
N的差不多
【 在 fatbig (自摸不息) 的大作中提到: 】
: Vt不止300吧
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feynman (费曼) 于 (Wed Aug 5 16:46:59 2009) 提到:
哇，65nm的Vth这么低啊！
【 在 hitpiano (piano) 的大作中提到: 】
: 对于65nm，Vdd=1.2V可以
: Vthn=150mV到220m不等，Vthp=200mv左右
: Vgs-Vth大概150mv到200mv没问题，当然也可以再低
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llxx (llxx) 于 (Wed Aug 5 16:50:30 2009) 提到:
hvt的没这么低，普通管leakage电流狂大
【 在 feynman (费曼) 的大作中提到: 】
: 哇，65nm的Vth这么低啊！
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MathCad (Real estate leads my path) 于 (Wed Aug 5 16:53:23 2009) 提到:
都是做过65nm设计的人啊~~~
菜鸟自卑的飘过。。。
【 在 fatbig (自摸不息) 的大作中提到: 】
: Vt不止300吧
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jiangfire (顶天立地) 于 (Wed Aug 5 16:57:05 2009) 提到:
65乃至45，analog电压基本都停在1.8V附近不会再降了，所以design本身还好
ULV case没做过，不知道
但是layout上看，layout denpendency越来越严重，WPE,OSE,PSE啥的,做完layout以后常常发现前仿就跟没做似的,这个是比较大的区别吧
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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jiangnancai (mm) 于 (Wed Aug 5 19:42:13 2009) 提到:
这说明你土了~1.2v的很正常了吧
【 在 feynman (费曼) 的大作中提到: 】
: 这话绝对了吧
: 我看很大部分模拟电路还是停留在3.3V上啊
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feynman (费曼) 于 (Wed Aug 5 19:49:00 2009) 提到:
1.2V很正常并不代表3.3V的少啊，古老的系统量巨大啊
【 在 jiangnancai (mm) 的大作中提到: 】
: 这说明你土了~1.2v的很正常了吧
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jiangnancai (mm) 于 (Wed Aug 5 20:40:09 2009) 提到:
我的意思是1.2v已经很多很普遍了，当然3.3的也不少，看产品和方向
【 在 feynman (费曼) 的大作中提到: 】
: 1.2V很正常并不代表3.3V的少啊，古老的系统量巨大啊
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tdk (一生何求§潮起潮落) 于 (Wed Aug 5 21:29:25 2009) 提到:
在mirror上面的影响很大。这要在model上要不同设置的。
现在外围电路接口这些是用3.3V的。不过里边就尽量用1.2V的了，这样节约power。
65N 的可以做到1V的。
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 65乃至45，analog电压基本都停在1.8V附近不会再降了，所以design本身还好
: ULV case没做过，不知道
: 但是layout上看，layout denpendency越来越严重，WPE,OSE,PSE啥的,做完layout以后常常发现前仿就跟没做似的,这个是比较大的区别吧
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bitcat (比特猫) 于 (Fri Aug 7 15:37:23 2009) 提到:
为啥在mirror上面的影响很大，好了还是坏了？
【 在 tdk (一生何求§潮起潮落) 的大作中提到: 】
: 在mirror上面的影响很大。这要在model上要不同设置的。
: 现在外围电路接口这些是用3.3V的。不过里边就尽量用1.2V的了，这样节约power。
: 65N 的可以做到1V的。
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bitcat (比特猫) 于 (Fri Aug 7 15:38:41 2009) 提到:
漏电为啥更严重了，我看LL的tox似乎也差不多。
【 在 castrader (万和) 的大作中提到: 】
: 主要是器件的漏电
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METech (靠谱男) 于 (Fri Aug 7 15:44:13 2009) 提到:
有个啥应力效应，od不一样大的管子，即使W和L一样电流也不想等。
所以除非你用1：1的mirror，否则都有误差
【 在 bitcat (比特猫) 的大作中提到: 】
: 为啥在mirror上面的影响很大，好了还是坏了？
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bananawolf (gone for a vacation) 于 (Fri Aug 7 15:56:48 2009) 提到:
STI and Well proximity effect
Layout时注意点应该没有误差的。
【 在 METech (靠谱男) 的大作中提到: 】
: 有个啥应力效应，od不一样大的管子，即使W和L一样电流也不想等。
: 所以除非你用1：1的mirror，否则都有误差
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fatbig (自摸不息) 于 (Sat Aug 8 10:41:05 2009) 提到:
这两个都包含在BSIM里面了
65以下的od spacing比这个还麻烦点，一般都是foundry提供的macro model
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: STI and Well proximity effect
: Layout时注意点应该没有误差的。
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bitcat (比特猫) 于 (Mon Aug 10 15:45:58 2009) 提到:
65nm工艺下1mm^2 的芯片漏电流有多少?
【 在 castrader (万和) 的大作中提到: 】
: 主要是器件的漏电
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microant (microant) 于 (Mon Aug 10 17:07:59 2009) 提到:
LOD和WPE会严重一些。layout上要注意match
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: STI and Well proximity effect
: Layout时注意点应该没有误差的。
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bitcat (比特猫) 于 (Thu Aug 13 10:57:18 2009) 提到:
lod是od 到 well的问题么，这些问题为啥到65nm的时候变严重了
【 在 microant (microant) 的大作中提到: 】
: LOD和WPE会严重一些。layout上要注意match
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jiangfire (顶天立地) 于 (Thu Aug 13 11:19:22 2009) 提到:
是指source drain OD的长度吧
应力问题
【 在 bitcat (比特猫) 的大作中提到: 】
: lod是od 到 well的问题么，这些问题为啥到65nm的时候变严重了
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bitcat (比特猫) 于 (Thu Aug 13 11:41:04 2009) 提到:
那是不是psub上的nmos就没有这个问题了
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 是指source drain OD的长度吧
: 应力问题
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squallsang (寻生) 于 (Thu Aug 13 11:44:39 2009) 提到:
一样有
【 在 bitcat (比特猫) 的大作中提到: 】
那是不是psub上的nmos就没有这个问题了
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 是指source drain OD的长度吧
: 应力问题
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bitcat (比特猫) 于 (Thu Aug 13 12:36:19 2009) 提到:
psub不是整个都是么
【 在 squallsang (寻生) 的大作中提到: 】
: 一样有
: 那是不是psub上的nmos就没有这个问题了
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JavaGuyHan (JavaGuyHan) 于 (Thu Aug 13 19:29:17 2009) 提到:
Leakage, Vth variation, mismatch
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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bitcat (比特猫) 于 (Fri Aug 14 08:45:03 2009) 提到:
Leakage怎么个考虑法
【 在 JavaGuyHan (JavaGuyHan) 的大作中提到: 】
: Leakage, Vth variation, mismatch
bitcat (比特猫) 于 (Wed Aug 5 11:31:36 2009) 提到:
相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
工艺上，版图上呢？
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castrader (万和) 于 (Wed Aug 5 11:36:20 2009) 提到:
主要是器件的漏电
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
☆─────────────────────────────────────☆
gaoz (gaoz) 于 (Wed Aug 5 12:38:49 2009) 提到:
VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
几何尺寸的Match貌似有提高。
薄栅Gate Leakage得到一定的缓解也可以用厚栅的。
模拟越来越依赖数字算法上的校准。
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
☆─────────────────────────────────────☆
chip (盈利型政府！) 于 (Wed Aug 5 12:58:49 2009) 提到:
我觉得是器件本征增益的降低，而且电源电压的下降让一些传统提高增益的方法很难适用
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
☆─────────────────────────────────────☆
bitcat (比特猫) 于 (Wed Aug 5 13:54:33 2009) 提到:
用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
"几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
0.85V的模拟电路怎么做啊
【 在 gaoz (gaoz) 的大作中提到: 】
: VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
: 追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
: 几何尺寸的Match貌似有提高。
: ...................
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jjboy (ADC) 于 (Wed Aug 5 13:56:25 2009) 提到:
IO device总是要用到的，1.8V的电源在SOC CHIP上也是一定会用到的
所以这个不是问题
【 在 bitcat (比特猫) 的大作中提到: 】
: 用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
: "几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
: 0.85V的模拟电路怎么做啊
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bitcat (比特猫) 于 (Wed Aug 5 13:59:56 2009) 提到:
哪些是general purpose (GP) 中文怎么说：）
听说做LL的比较多？
【 在 gaoz (gaoz) 的大作中提到: 】
: VDD还在降，65纳米GP工艺的1V，32纳米的0.85V。
: 追求高增益，高线性度的模拟设计可以用工艺提供的高压长沟管子。
: 几何尺寸的Match貌似有提高。
: ...................
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bitcat (比特猫) 于 (Wed Aug 5 14:01:27 2009) 提到:
65的IO应该有2.5和1.8，要是做IP的话，是不是只能做1.2V core的管子？
【 在 jjboy (ADC) 的大作中提到: 】
: IO device总是要用到的，1.8V的电源在SOC CHIP上也是一定会用到的
: 所以这个不是问题
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jjboy (ADC) 于 (Wed Aug 5 14:07:38 2009) 提到:
65包括45的SOC，绝大部分analog电路都停留在1.8V上，除了一些特别的地方用到core device
象65G+这种工艺纯粹是照顾digital，对analog来讲leakage是个很大的问题
【 在 bitcat (比特猫) 的大作中提到: 】
: 65的IO应该有2.5和1.8，要是做IP的话，是不是只能做1.2V core的管子？
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gaoz (gaoz) 于 (Wed Aug 5 14:09:29 2009) 提到:
反正IO也要用厚栅长沟高压的，不用白不用。
几何尺寸的Match提高估计是光刻精度提高，对MIM电容可能好点，但是实际的其他Match如Vth等估计没啥改进。
非要用0.85V做模拟电路，几乎是自己受虐，共模范围很小，增益，线性度也很差。Cascode几乎没戏，即使是LowSwing的Bias。Cascade级联也许是提高整体增益的办法，或者工作在亚阈值态？
【 在 bitcat (比特猫) 的大作中提到: 】
: 用高压长沟管子的话，对于芯片来说又多了一个电压，多了mask?
: "几何尺寸的Match貌似有提高",是因为tox下来mismatch才好吧？
: 0.85V的模拟电路怎么做啊
☆─────────────────────────────────────☆
jyhking (Albright) 于 (Wed Aug 5 14:13:30 2009) 提到:
需要购买服务器，价格在10万以内吧，IC 设计使用，
目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
那位大牛能提供指导意见，谢谢。
☆─────────────────────────────────────☆
eyeth (Pamirs) 于 (Wed Aug 5 14:15:33 2009) 提到:
放到单独的房间里
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
: ...................
☆─────────────────────────────────────☆
jyhking (Albright) 于 (Wed Aug 5 14:18:51 2009) 提到:
没有那么多房间啊
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
☆─────────────────────────────────────☆
gaoz (gaoz) 于 (Wed Aug 5 14:21:14 2009) 提到:
那辐射怎么办？
【 在 jyhking (Albright) 的大作中提到: 】
: 没有那么多房间啊
☆─────────────────────────────────────☆
MathCad (Real estate leads my path) 于 (Wed Aug 5 14:22:40 2009) 提到:
穿宇航服！
【 在 gaoz (gaoz) 的大作中提到: 】
: 那辐射怎么办？
☆─────────────────────────────────────☆
toobigapple (appig) 于 (Wed Aug 5 14:24:01 2009) 提到:
买耳塞
【 在 jyhking (Albright) 的大作中提到: 】
: 需要购买服务器，价格在10万以内吧，IC 设计使用，
: 目前考虑的有HP、IBM、DELL等，怎么解决服务器噪声过大的问题？
: 那位大牛能提供指导意见，谢谢。
: ...................
☆─────────────────────────────────────☆
fatbig (自摸不息) 于 (Wed Aug 5 14:26:52 2009) 提到:
射回去！
【 在 MathCad (Real estate leads my path) 的大作中提到: 】
: 穿宇航服！
☆─────────────────────────────────────☆
bananawolf (gone for a vacation) 于 (Wed Aug 5 14:54:32 2009) 提到:
65nm 1.2V和 32nm 0.85V 都可以做得。
而且Cascode也没什么问题。
【 在 gaoz (gaoz) 的大作中提到: 】
: 反正IO也要用厚栅长沟高压的，不用白不用。
: 几何尺寸的Match提高估计是光刻精度提高，对MIM电容可能好点，但是实际的其他Match如Vth等估计没啥改进。
: 非要用0.85V做模拟电路，几乎是自己受虐，共模范围很小，增益，线性度也很差。Cascode几乎没戏，即使是LowSwing的Bias。Cascade级联也许是提高整体增益的办法，或者工作在亚阈值态？
: ...................
☆─────────────────────────────────────☆
feynman (费曼) 于 (Wed Aug 5 15:03:01 2009) 提到:
这话绝对了吧
我看很大部分模拟电路还是停留在3.3V上啊
【 在 jjboy (ADC) 的大作中提到: 】
: 65包括45的SOC，绝大部分analog电路都停留在1.8V上，除了一些特别的地方用到core device
: 象65G+这种工艺纯粹是照顾digital，对analog来讲leakage是个很大的问题
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gaoz (gaoz) 于 (Wed Aug 5 15:53:34 2009) 提到:
1.2V 还可以.
0.85V如何做，Vt已经300mV,Vdsat<50mV?
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: 65nm 1.2V和 32nm 0.85V 都可以做得。
: 而且Cascode也没什么问题。
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hitpiano (piano) 于 (Wed Aug 5 16:11:48 2009) 提到:
对于65nm，Vdd=1.2V可以
Vthn=150mV到220m不等，Vthp=200mv左右
Vgs-Vth大概150mv到200mv没问题，当然也可以再低
【 在 gaoz (gaoz) 的大作中提到: 】
: 1.2V 还可以.
: 0.85V如何做，Vt已经300mV,Vdsat<50mV?
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fatbig (自摸不息) 于 (Wed Aug 5 16:26:43 2009) 提到:
Vt不止300吧
【 在 gaoz (gaoz) 的大作中提到: 】
: 1.2V 还可以.
: 0.85V如何做，Vt已经300mV,Vdsat<50mV?
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gaoz (gaoz) 于 (Wed Aug 5 16:32:26 2009) 提到:
N的差不多
【 在 fatbig (自摸不息) 的大作中提到: 】
: Vt不止300吧
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feynman (费曼) 于 (Wed Aug 5 16:46:59 2009) 提到:
哇，65nm的Vth这么低啊！
【 在 hitpiano (piano) 的大作中提到: 】
: 对于65nm，Vdd=1.2V可以
: Vthn=150mV到220m不等，Vthp=200mv左右
: Vgs-Vth大概150mv到200mv没问题，当然也可以再低
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llxx (llxx) 于 (Wed Aug 5 16:50:30 2009) 提到:
hvt的没这么低，普通管leakage电流狂大
【 在 feynman (费曼) 的大作中提到: 】
: 哇，65nm的Vth这么低啊！
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MathCad (Real estate leads my path) 于 (Wed Aug 5 16:53:23 2009) 提到:
都是做过65nm设计的人啊~~~
菜鸟自卑的飘过。。。
【 在 fatbig (自摸不息) 的大作中提到: 】
: Vt不止300吧
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jiangfire (顶天立地) 于 (Wed Aug 5 16:57:05 2009) 提到:
65乃至45，analog电压基本都停在1.8V附近不会再降了，所以design本身还好
ULV case没做过，不知道
但是layout上看，layout denpendency越来越严重，WPE,OSE,PSE啥的,做完layout以后常常发现前仿就跟没做似的,这个是比较大的区别吧
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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jiangnancai (mm) 于 (Wed Aug 5 19:42:13 2009) 提到:
这说明你土了~1.2v的很正常了吧
【 在 feynman (费曼) 的大作中提到: 】
: 这话绝对了吧
: 我看很大部分模拟电路还是停留在3.3V上啊
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feynman (费曼) 于 (Wed Aug 5 19:49:00 2009) 提到:
1.2V很正常并不代表3.3V的少啊，古老的系统量巨大啊
【 在 jiangnancai (mm) 的大作中提到: 】
: 这说明你土了~1.2v的很正常了吧
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jiangnancai (mm) 于 (Wed Aug 5 20:40:09 2009) 提到:
我的意思是1.2v已经很多很普遍了，当然3.3的也不少，看产品和方向
【 在 feynman (费曼) 的大作中提到: 】
: 1.2V很正常并不代表3.3V的少啊，古老的系统量巨大啊
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tdk (一生何求§潮起潮落) 于 (Wed Aug 5 21:29:25 2009) 提到:
在mirror上面的影响很大。这要在model上要不同设置的。
现在外围电路接口这些是用3.3V的。不过里边就尽量用1.2V的了，这样节约power。
65N 的可以做到1V的。
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 65乃至45，analog电压基本都停在1.8V附近不会再降了，所以design本身还好
: ULV case没做过，不知道
: 但是layout上看，layout denpendency越来越严重，WPE,OSE,PSE啥的,做完layout以后常常发现前仿就跟没做似的,这个是比较大的区别吧
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bitcat (比特猫) 于 (Fri Aug 7 15:37:23 2009) 提到:
为啥在mirror上面的影响很大，好了还是坏了？
【 在 tdk (一生何求§潮起潮落) 的大作中提到: 】
: 在mirror上面的影响很大。这要在model上要不同设置的。
: 现在外围电路接口这些是用3.3V的。不过里边就尽量用1.2V的了，这样节约power。
: 65N 的可以做到1V的。
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bitcat (比特猫) 于 (Fri Aug 7 15:38:41 2009) 提到:
漏电为啥更严重了，我看LL的tox似乎也差不多。
【 在 castrader (万和) 的大作中提到: 】
: 主要是器件的漏电
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METech (靠谱男) 于 (Fri Aug 7 15:44:13 2009) 提到:
有个啥应力效应，od不一样大的管子，即使W和L一样电流也不想等。
所以除非你用1：1的mirror，否则都有误差
【 在 bitcat (比特猫) 的大作中提到: 】
: 为啥在mirror上面的影响很大，好了还是坏了？
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bananawolf (gone for a vacation) 于 (Fri Aug 7 15:56:48 2009) 提到:
STI and Well proximity effect
Layout时注意点应该没有误差的。
【 在 METech (靠谱男) 的大作中提到: 】
: 有个啥应力效应，od不一样大的管子，即使W和L一样电流也不想等。
: 所以除非你用1：1的mirror，否则都有误差
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fatbig (自摸不息) 于 (Sat Aug 8 10:41:05 2009) 提到:
这两个都包含在BSIM里面了
65以下的od spacing比这个还麻烦点，一般都是foundry提供的macro model
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: STI and Well proximity effect
: Layout时注意点应该没有误差的。
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bitcat (比特猫) 于 (Mon Aug 10 15:45:58 2009) 提到:
65nm工艺下1mm^2 的芯片漏电流有多少?
【 在 castrader (万和) 的大作中提到: 】
: 主要是器件的漏电
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microant (microant) 于 (Mon Aug 10 17:07:59 2009) 提到:
LOD和WPE会严重一些。layout上要注意match
【 在 bananawolf (gone for a vacation) 的大作中提到: 】
: STI and Well proximity effect
: Layout时注意点应该没有误差的。
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bitcat (比特猫) 于 (Thu Aug 13 10:57:18 2009) 提到:
lod是od 到 well的问题么，这些问题为啥到65nm的时候变严重了
【 在 microant (microant) 的大作中提到: 】
: LOD和WPE会严重一些。layout上要注意match
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jiangfire (顶天立地) 于 (Thu Aug 13 11:19:22 2009) 提到:
是指source drain OD的长度吧
应力问题
【 在 bitcat (比特猫) 的大作中提到: 】
: lod是od 到 well的问题么，这些问题为啥到65nm的时候变严重了
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bitcat (比特猫) 于 (Thu Aug 13 11:41:04 2009) 提到:
那是不是psub上的nmos就没有这个问题了
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 是指source drain OD的长度吧
: 应力问题
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squallsang (寻生) 于 (Thu Aug 13 11:44:39 2009) 提到:
一样有
【 在 bitcat (比特猫) 的大作中提到: 】
那是不是psub上的nmos就没有这个问题了
【 在 jiangfire (顶天立地) 的大作中提到: 】
: 是指source drain OD的长度吧
: 应力问题
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bitcat (比特猫) 于 (Thu Aug 13 12:36:19 2009) 提到:
psub不是整个都是么
【 在 squallsang (寻生) 的大作中提到: 】
: 一样有
: 那是不是psub上的nmos就没有这个问题了
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JavaGuyHan (JavaGuyHan) 于 (Thu Aug 13 19:29:17 2009) 提到:
Leakage, Vth variation, mismatch
【 在 bitcat (比特猫) 的大作中提到: 】
: 相对0.13um的工艺，好像电源电压也没办法再降了，设计方法上要考虑哪些额外的因素，
: 工艺上，版图上呢？
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bitcat (比特猫) 于 (Fri Aug 14 08:45:03 2009) 提到:
Leakage怎么个考虑法
【 在 JavaGuyHan (JavaGuyHan) 的大作中提到: 】
: Leakage, Vth variation, mismatch