弱问一下ovm，vmm，uvm之间的关系

avm 是哪个组织或者公司发起的啊？我之前理解标题中提到的几个：
首先他们都是方法学，
在发展和工具支持上，ovm发展到了UVM。uvm的systemverilog库支持上，cadence工具做的比较好；vmm是synopsys的库支持比较好。
呼吁高手出来解释~~~

vmm是从vera继承过来的(他家vip的内核都是vera的)，至于uvm，第一版就是把所有的ovm改称uvm，后来又把vmm的ral拿过来。synopsys和candence对sv的理解很多地方都不一样而且似乎也不能支持sv的所有语法，总的来说cadence对sv的支持不如synposys和mentor。
而且随着uvm的流行，synposys对验证这一块似乎也没有以前那么重视，反倒是mentor发展比较快。

贴张图，就都了然了

请问图中右边最后一部分虚线是什么意思？最后方法学UVM一统天下？

但是目前看情况，vcs的验证库里面，好多都是vmm的文档和库函数，貌似synopsys还没在弄uvm。

这些方法学区别大吗？我怎么感觉大部分只是概念上的区分啊，有可能同一个组件的东西，有的叫做transactor，有的叫agent？

弄是肯定开始的了，但是应该没这么快把所有VMM的东西转成UVM的，毕竟非常费时费力

我在用一个2011.3的vcs版本，没有看到有uvm的验证库。看到都是vmm的啊

请问你之前贴的关于UVM和VMM等之间的关系图，来自什么文献啊？求该文献。

metor现在是不是也主推UVM啊？
感觉synopsys虽然也支持UVM，但是由于历史问题，还是和vera的RVM，VMM拖不清干系。

是呀 mentor是大力推广 Questa也支持的很好
VCS 仿真器感觉做的比其他两家粗糙   VIP大都是基于Vera的   VMM1.2模仿OVM严重 不伦不类的

synopsys的VIP规划得不好，内核是vera的，VMM还能包一层，UVM就彻底不行了。好的VIP都是C内核的，外面包各种方法学的壳。

是dac上的一个present，见附件

谢了~
你不会都发表过dac上的文章吧？或者读过大部分上面的文章或present？

汗，只是看过，做present的时候用过这张图，所以记得

VMM是从vera发展过来的，所以从vera VIP上扩展支持VMM相对较容易，尽管如此synopsys的VIP的代码已经比较混乱了，在此基础上再支持UVM，synopsys和客户都会疯掉。

但是我看有文献说到：VMM是由RVM（最开始由vera实现）发展而来，而RVM的systemverilog实现就是VMM。
如果是这样，而且VMM和UVM在理念上差别不大吧？好多都是同一个概念，但是不同的名字，在systemVerilog的语言基础上，VMM再做修改呢？

呵呵，好巧啊，我也在学习相关知识，可能也要做个present。不知道你的present可否分享一下，膜拜一下~

现在Synopsys的新VIP大多是SVT的，不是老的vera内核
支持UVM/OVM/VMM 很容易

支持VMM的
但是支持UVM的 貌似不容易  UVM-VMM interop kit 连文档都没找到

不好意思，不能share啊，带公司logo的，我贴一下提纲吧
OVM Overview
  ?VM History
  What is OVM?
  What can we do with OVM?
TLM
  Abstraction
  TLM Definition
  TLM Idioms
  TLM Implementation in OVM
OVM Mechanics
  Component and Hierarchy
  Phases
  Config
  Factory
  Reporting
  Sequences
  OVM Class Hierarchy
Reuse in OVM
  Agent
  Tests and Testbenches
Typical OVM ENV Architecture

SVT VIP是基于SV的，不是老的那种Vera外面包VMM的
不存在VMM-UVM interop的问题

我觉得存在
正在使用的一个svt的VIP   是基于VMM的   而我的整个chip 是用UVM 写的环境   就存在这个问题了啊

SVT的VIP有UVM版本的啊，为什么要用VMM版本的呢？

看你的overview，貌似是采用了ovm吧？不知道为何没用行业标准uvm呢？

你确认是svt的么，synopsys以前的designware vip是vera based+wrapper的，叫vmt,
现在新推的descovery vip是systemverilog 原生，这种才是vmt,vmm/uvm基本都有支持

带wrapper的vip其实都谈不上多好，debug以及performance都有麻烦

他手册上写了很多svt啊   但确实是designware的  跟IP一起发布的
比如我只找到一个文档： 《Design ware SATA SVT Verification IP for SystemVerilog VMM Users》
但是没看见有 ...SVT for UVM Users  之类的文档啊  
目录在： $DESIGNWARE_HOME/vip/svt,    同一级的目录还有vmt

synopsys的原生sv的VIP才开发出来，离稳定可靠估计还有一