大家说说，如果将来行为综合成熟的话~
没事，车到山前必有路。 码农的能力也不是只体现在从matlab，c 转rtl的。
本来就是啊
码农的可悲之处就是所做的工作就是努力使自己的可替代性提高，努力使自己失业。这就是我们的宿命。
没有哪个verilog码农是只懂写code的
做过这行几年的都会知道做的好不好和代码写的好不好关系真不大
毕业两年的人写代码一点都不差了
产品本身啊
verilog说到底就是个工具，某些角度说不比编辑器高级多少
matlab或者C即使直接翻译到网表
也要懂产品的去写matlab或者c啊
行为综合充其量只能做block level的data path
不苟同啊
而且我发现写verilog的比写软件的对代码质量的要求低多了
verilog的质量是物理实现以后才能知道的，代码本身无所谓了。
verilog是硬件描述语言，不懂代码综合结果的是码农，懂电路的才是EE的。。。。。。你可以看看http://blog.sina.com.cn/s/articlelist_2931845804_0_1.html这个博主的这几篇文章，试问码农懂这些吗？HLS再牛逼，也是机器生成的，代码冗余度很高的，还是没人牛逼。。。。
rtl对代码的质量要求远超过软件。正因为rtl的代码风格非常苛刻，所以rtl的语法异常简单。另外，硬件设计基本上和具体应用环境密切相关的，硬件设计追求最优化，100个系统中的fir可能有100种实现方式，依靠机器永远做不到最优化。
20年前RTL代替schematic的时候很多人也是这么说的。现在看来怎么样呢？
一半人学会rtl，一半人去做模拟了
没啥失业的，毕竟说到底还是产品本身的理解更重要
verilog，你就把它当vim这类东西吧
仅就存储优化来讲，如果机器能替代人工，那么大多数创造性行业都可以被机器取代了。如果不能够对存储结构进行优化，那只能是实验室的玩具。
RTL替代sch那是因为中间的转换没有什么创造性的工作，难度甚至低于编译器。
EDA目的就在于，总结已有的知识，自动应用到现在的问题上
如果EDA的人工智能还不能达到手动的结果，那只能说明EDA的路还很长，不能说明手动这件事是不可代替的。
综合就这么被你华丽的鄙视了？你有本事做出个综合器大家瞻仰一下。
RTL代替schematic相当于C代替汇编，行为综合代替RTL相当于C++代替C
C++目前还不能完全代替C吧
软件业这个代替的前提是计算机硬件飞速发展，导致代码浪费一点空间和效率影响不大
对应到IC，就是工艺进步，浪费点面积无所谓
不然，个人感觉高阶综合工具做架构更合适。架构—>RTL—>网标，迭代周期过长。比如
为了实现更高频率而对pipeline多次划分时，迭代周期长，对架构工程师的要求也高。但
高阶综合工具实现起来容易的多。
另外，现在的高阶综合工具的效率很容易达到具有五六年经验工程师的水平，当然前提是
systemC/C代码由硬件工程师完成，如果是软件工程师写的，那结果……
目前日本和以色列对高阶工具用的多，特别是很多新项目，几乎整个芯片都是systemC写
的。
稍稍有经验的人对自己写的代码会被综合成什么样子都有清晰的认识。把综合看成神一样存在，基本上都是没入门的初学者。综合器虽然没做过，但是做过几个rtl辅助设计工具，rtl的行为是很规则的很好分析。寄存器建模，组合逻辑建模就那么几种固定模式。
从算法到电路，中间会有无数种实现方法，如果再加上I/O，存储体系软硬件划分这些变量，目前的计算机根本处理不了这么大的信息量（特定的几种可以，但是随便给出一段c或者matlab，就期望产生电路那是不可能的）。
systemC的特点在于软硬件协同建模，但是真正可综合的那部分和verilog没有区别。systemC的最大贡献反而是tlm。
事实上，前端设计在整个ASIC流程中所占时间很短平摊到项目中更是微乎其微。所以，利用高级行为综合器加快设计速度本来就是很学术的问题。在现实工程上，甚至没有硬件仿真器意义大。跟何况，现在设计都是IP话，一套全新算法实现出来后核心电路会跨越几代产品。
说实话，对于不具备编译器/形式语言知识的人而言，综合器的前端处理就能把他们折腾疯了，而后端处理则更需要丰富的硬件电路设计知识
现在虽然都是基于标准单元综合
发现DC还是喜欢用与非门和反相器这种结构
大概比与门非门小多少？
你根本没说到点子上。综合要解决的一个很大问题是如何在面积和速度之间做折中，这不是你简单的分析RTL语义就能明白的。基于综合的电路设计比schematic强大的地方就在于这个优化过程。这个优化还在持续进化，近年出现的物理综合就是很好的例子。