请问一个关于综合传递参数进verilog的问题.

请问一下,我如果我用verilog写的一个design,定义了几个参数化的东西.我综合的时候怎么指定这些参数呢.
例如我的代码中写了这个, 我dc_shell综合的时候怎么把这个参数改成4呢.
parameter   aaa = 8;

不可能有这种情况，你一定是实例化才综合，实例化的时候要指定，如果`define倒是可能，
那么，read的时候加option就好

you can use elaborate -para 'aaa=>10' to designate a new value...

查了下manual，没错，以前没这么用过，可能比较少在top level还遇到parameter的问题，
做可配置的IP的可能会遇到较多，看来以后不能太武断那