Re: 请教systemverilog中能否将hierarchy path当做参数传递给cl
时间：12-12
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vcs c1,...,dut,top,c2, test
在top中typdef class c2;试试
在top中typdef class c2;试试
如果是固定的checker的话也不是很多的，为什么不写interface?
是调用到instance内部的信号。
和interface无关。
之前有试过typedef，一样的错误提示。
本来是想top里面只有各个module、program等的连接、调用等，不放function、task。
昨天后来把c2里面的method放到top里面绕过这个编译错误了
同意，interface只是给class/tb的一个接口，assign或者force到什么信号都是可以的啊