微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > 微电子学习交流 > Re: systemverilog里结构体数组怎么使用不了?

Re: systemverilog里结构体数组怎么使用不了?

时间:12-12 整理:3721RD 点击:
module?
赋值的时候是不是要放在initial中?

他的意思是。。你的赋值需要放在initial 里头吧
而且直接用class就行了,没必要用结构体~

这个仿真器没用过……
不过systemverilog虽然标准早就有了,但是各家的软件支持程度不同,
一家的软件不同版本对语法支持程度也不同,
建议你仔细看看仿真器的用户手册中声明的对sv语法的支持。
或者直接打电话跟仿真器厂商联系。

re
一般都是推荐用class的,class比结构体好用,可以加入constraint,function等

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top