请教一个dc综合的timing问题
时间：12-11
整理：3721RD
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dc综合时总是警告
Warning：disabling timing arc between pins xxx and yyy on cell 《abc》to break a timing loop
compile之后又check_timing 显示timing_loop detected，之后report_timing -loops，手动用disable_timing 一个个消除。
timing loop在设计中是否对应逻辑反馈，如果不消除是否有问题？谢谢
.36
Warning：disabling timing arc between pins xxx and yyy on cell 《abc》to break a timing loop
compile之后又check_timing 显示timing_loop detected，之后report_timing -loops，手动用disable_timing 一个个消除。
timing loop在设计中是否对应逻辑反馈，如果不消除是否有问题？谢谢
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这个事情不能一概而论，没时间细说，timing loop未必是design的原因，而是说有这么一条timing loop存在而已，那么需要具体看情况，大多数可能是library里有不太care的timing arc,但是有些是需要去check,是不是真的要check timing，因为如果有loop，像synthesis or STA 计算timing driven没法收敛，所以要打断