讨论一下CML Divider的问题，活跃活跃气氛
时间：12-12
整理：3721RD
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版上有段时间没有analog design讨论了，我来抛个砖。
PLL中一般VCO频率比较高时第一级用CML divider,后面速度低了再转成Static CMOS divider。对于CML divider,我们通常会考虑其最高速度能跑多快，但是很少有仔细考虑过最低速度能跑多快，特别是对于sine wave和square wave这两类信号，其实低速时CML divider对于这两者的响应差别挺大，而通常说的sensitivity 曲线大多采用sine wave测试。不知各位大神对这个问题如何认识？
PLL中一般VCO频率比较高时第一级用CML divider,后面速度低了再转成Static CMOS divider。对于CML divider,我们通常会考虑其最高速度能跑多快，但是很少有仔细考虑过最低速度能跑多快，特别是对于sine wave和square wave这两类信号，其实低速时CML divider对于这两者的响应差别挺大，而通常说的sensitivity 曲线大多采用sine wave测试。不知各位大神对这个问题如何认识？
低速的时候用slew rate control，把接近于方波的square wave转成类似于sine wave
也就是说还要加slew rate buffer?
但是为什么要转成sine wave呢，方波不是CMOS电平的话，还好吧。
主要是输入swing有关吧
的确。对于方波输入CML更像是工作在logic方式，而弦波输入的input sensitivity曲线更像是injecion-locking。但是如何界定在何时使用方波输入何时使用弦波输入？换句话说，对于给定的输入摆幅，比如200mV p-p,如何设计一个CML,使之从DC至其最高工作频率均可工作？