请教关于CML D latch的设计

现在用.18工艺设计一个4GHz的CML D latch。负载用的是栅极接地的PMOS，其他地方都是用的标准结构。仿真的时候CLK接4GHz 300mV峰值的一对差分信号，D输入端接的是2GHz 300mV的一对差分信号。因为不想用level shifter，所以输出端和D输入端的共模电平都设成同样大小，为1.5V.
现在的问题是：
1）输出电压波形很难调到理想的正弦，总是有凹陷。附件里给出了仿真的输出波形。怎么样才能得到比较理想的输出波形呢？
2）尾电流源的输出电流变化很大。即使其漏极电压在500mV以上（这个应该可以保证它饱和的），输出电流仍然有很大的变化，按说沟道长度调制也不应该有这么明显的影响。而且我
已经把管子的沟道长度加大到300n了。
目前的尾电流平均值大概是3.5mA。

300n太小了，加大些。波形看起来就是因为电流源变化比较大，你看看是不是在输入信号切换的时候电流源几乎关断了，这样的话调整一下输入，保证不要让两个开关管都关断
另外0.18um的工艺做4GHz有必要做CML吗？TSPC足够了，CML功耗大，相噪不见得好，因为输出信号幅度小...

TSPC能做成差分的吗？因为我们想做一个全差分的结构，我没查到差分的TSPC，所以
CML了。CML功耗大，不过相噪应该是会好吧...
输入信号切换的时候电流源电流是最小的，不过也没有到0，还有3mA左右。怎么调整
输入呢？调整输入差分信号的swing大小吗？这个好像输入差分信号swing越小电流源
输出电流变化越小。

把input差分信号的翻转点调高点，一个还没关断另一个就打开了，那个点就不会跳那么
厉害了。

差分用CML好，我也没见过差分TSPC的，负载用电阻行吗？

感觉其实PMOS和电阻都差不多，关键是大小...
另外，CML中这些晶体管要工作在饱和区吗？仿真中怎么觉得线性区得到的输出波形
反而好点...

CML是电流的吧，只仿过LVDS
不饱和时很正常，逻辑电路不是放大器，管子是高速开关，输出是以差分电流的不同表现的。
在高速和功耗的平衡上CML还是有优势的