关于锁相环中CML电路的灵敏度问题

电源电压1.2V。CML电路前仿时输入信号50mV分频器就可以正常工作，但后仿时需要将输入信号幅度增至500多mV，分频器才可以正常分频，灵敏度下降很多。这个问题被困扰已久。
希望各位大侠给支个招，感激不尽！

显然是寄生啊
btw，贴的这图和CML有什么关系啊……

图是divider的电路，前两级是模拟CML

请问具体和哪些寄生效应有关呢？找了很久未找出问题。谢谢！

呵呵，一语中的，不知道楼主明白没。
设计divider 就是要看self oscillation frequency, 后仿真提取后保证 self_freq 和前仿真相等，你的分频器就没问题。

我的divider电路，输入频率在1G~3G，请问这时应该怎样选择分频器的self oscillating frequency呢？
谢谢！

    利用注入锁定现象的分频器，输入频率需要是self oscillating frequency的2倍小范围附近。虽然可以减少分频器功耗，但一般设计都是要回避这种注入锁定现象的，因为会缩小分频器工作范围。
    输入频率在1G~3G，普通CML Latch分频器应该没问题，是不是你晶体管级电路设计有问题，比如共模点偏离了正常的工作范围？

你的意思是CML不需要考虑太多self oscillating frequency的问题？
晶体管的过驱动电压都比较小（约70mV~90mV）。前仿没问题（这样看似乎与晶体管级电路设计没关系），主要是后仿时灵敏度下降，电路不能下常工作。

    如果你不是想利用注入锁定现象做分频器，那不需要考虑CML Latch的self oscillating frequency问题，但这要分频器的外部输入时钟信号幅度足够大>200mV。
    如果利用注入锁定现象做分频器，外部输入时钟信号幅度比较小在50mV差不多了。但由于寄生参数和工艺变化会导致分频器的self oscillating frequency点发生变化，如果这个变化比较大分频器会退出注入锁定，那只有足够强的外部输入时钟信号幅度才能正确分频。

请问一般前后仿2X self oscillating frequency能偏多少?
我的前仿在3G,而后仿就变成2G了,这正常吗?是不是版图画的不好?谢谢!