全数字锁相环与环振锁相环
较低频率是几百兆到2G。2-4G算较高频率。同样采用65nm工艺，无电感。
先行谢过。
所谓全数字锁相环其实不是全数字，就是filter是数字的，然后由此引入TDC代替PFD+CHP。其他和模拟的传统PLL并无很大区别。实际上从概率上来讲包括环路都是一样的。
最近几年，感觉全数字锁相环这个概念很火，又是因为什么呢？
传统的PLL已经做到一定极限了，而数字PLL有很多地方可以尝试，所以发paper比较容易。在某种程度上，数字的PLL更加flexible。
在工业界实际上还是很有争论，尤其在RF的领域，用数字PLL做量产的不多。
个人感觉，
模拟PLL很成熟了。
数字PLL因为filter可以随意设定不同的参数，可以玩出点花头来。
国外做3G，4G的能用数字PLL的基本都用数字PLL
首先是改参数容易，其次工艺越先进，版图面积越小
再次在不同的工艺之间migration容易
LO也用的是全数字PLL了？
感觉DCO阵列面积也蛮大的，电感大家都一样，最后能省下的面积也不多
TDC在工艺间migration感觉也不如PFD+CP
环振锁相环就不能是全数字的吗？全数字锁相环的定义是：如果环路中所有模块的输入输出接口都是数字信号的话，这样的锁相环就是全数字锁相环。如果你问基于Charge Pump的PLL和ADPLL之间的区别，那可以从这两种不同结构的设计难度，工艺移植性，集成度，可配置性以及噪声或Spur性能等方面加以区别和比较。这种区别性需要自己在设计和研究的过程中慢慢体会，只有深入的做过这两种结构才能真正理解其区别性，从而才能对于不同应用系统给出较为适合的PLL系统结构。
现在，单个Charge Pump PLL的确已经花样不多，但个人认为还是有研究空间的。举个几个例子，如何实现dividerless的fractional-n PLL，如何实现超低带内噪声的PLL（带内可以利用SDM进行噪声整形），如何能让一个小数分频器在开环使用时没有高频处的整形噪声等等。对于ADPLL则有更多的研究热点（楼主可以查询IEEE），最大的热点就是如何让输出phase noise拥有较小的Spur，从而使其能够在射频接收机中得到广泛应用。另外，如何利用CPPLL或者ADPLL自身来实现宽带频率的调制也是单个PLL研究领域中的热点。
如果再往大的方面拓展，现今在工业界中的频率综合器系统则更为丰富多彩，大多数频率综合器的核心电路都由2至3或4个PLL组成。各个公司为了避开竞争对手的专利，都绞尽脑汁设计出了很多高性能频率综合器结构。楼主可以自己去查Silicon Lab, TI 或者 ADI公司的一些时钟产品，现今无论是有线应用还是无线应用都已突破了RMS Jitter 150fs （from 1k to 100MHz）的瓶颈，要知道一个较好的25MHz的有源或者无源晶振，其RMS Jitter也就150fs。
PS：本人回帖只是抛一下砖头，望能引出些“玉石”。
如果都用LC Oscillate的话，那估计CPPLL和ADPLL的片内面积差不多，而ADPLL的最大优势就在于在filter这里少一个PAD。要论工艺移植性，如果TDC本身是数字电路的话，计算需要全定制设计TDC，DCO以及高速Counter，ADPLL的工艺移植性依然要好很多，并且ADPLL相比CPPLL更容易验证Phase Noise性能。
同感。。。
cppll也可以做polar transmitter
而且现在基于pll的polar transmitter 依然只停留在窄带应用，4G的调制带宽较大，很难用基于pll的polar实现。。。5G更不用提了！如果这个问题解决不了，估计基于pll的polar transmitter前景暗淡！
是的，就是3G上面用了一下。新的标准调制方式太复杂，in-band用全数字很难做