65nm或40nm下，模拟电路仿真问题
大家都用什么版本的spectre和virtuoso做的啊
还是先弄清楚自己到底想问什么问题，然后清晰简单准确的表达出来
这个很重要
汗，
比喻说以前在130下有个运放，现在要转到40nm下面，最快的方法就是在电路上将130工艺的管子整体替换成40nm对应的管子，这样得到电路A。
还有种方法是空白电路上直接从40nm pdk库一个一个调用40nm的管子，连线，保证和A电路结构不变，对应W，L保持不变，得到电路B。
但是用spectre生成网表，A和B网表主要参数一样，一些不知道什么意义的参数不一样，仿真性能差别也很大。
所以我怀疑是不是40nm下工具有些特别，特此求证。
这次大家应该明白了吧。。。
行吧，明天我把那些参数贴出来，麻烦指教下，让我拜下你吧
麻烦大家看清楚，电路A也是40nm的，电路B也是40nm下的，A和B结构、W、L一样，只是得到的方式不一样，导致导出的网表有些参数不一样
我要哭了啊。。。。
我再看了遍我的帖子，我说清楚了啊，A和B都是40nm，W、L一样。。。。
你这个问题是你直接copy过来的cell没有激活callback函数的结果，简单的解决方法可以把A里面每个cell的参数改一下再改回去。具体的内部原因，你可以看看cadence文档，关于cdf的。
S的pdk，我不是在比较不同process的性能，我纠结的应该是工具的问题，同样的工艺同样的结构和尺寸，形成电路的方式不一样，导致网表不一样，结果不一样
你自己再看一遍，你的第一个帖子是否表达出了这个意思。
如果大家都质疑，可能你要反思自己
你下面这句话的意思，让大家误会你说的“仿真性能差别也很大”，是指电路A、B的结果和130nm下的结果对比，所以大家说你是 circuit copier
但是用spectre生成网表，A和B网表主要参数一样，一些不知道什么意义的参数不一样，仿真性能差别也很大。
主贴的确没说明白，但我回复你帖子中出现A，B出现W，L不变的时候已经说清楚了，但他们都在喷我W，L什么的
好吧，我应该这么写的
但是用spectre生成网表，A和B网表主要参数一样，A和B 一些不知道什么意义的参数不一样，A和B 仿真性能差别也很大。
总W一样，M不一样，管子参数也会有差别，前仿设了WPE等参数么？SCA SCB啥的。
里面的一些参数，比如sti或者wpe不一样，65nm之后，这个影响很严重
嗯，是个的原因。W和L直接拷贝过来，默认的sti和wpe参数是个很离奇的数字。导致结果
相差很大。
建议你发帖之前用脑子多想一下，不要在帖子内发有关商业的东西。
eetop上曾有人发tsmc的model，结果是tsmc保留追究法律责任的权利。
如果公司内没有人知道，你可以请教那个姓Gor的人，在公共论坛上发帖是相当不明智的做法。
首先感谢试图帮助我的人，目前问题已经解决，除WPE，STI等参数外，的确出现了几个新的参数，不过现在这几个参数也搞明白了。开始的确没把问题表达清楚，不好意思。
还是忍不住吐槽下，有时候真觉得人和人差别好大，见过不少成就很大的人可以不厌其烦、很平和的与入门者说教，也见过自认为了不起的人开始就是别人不经过脑子、让人不堪的言语，好像这样可以给自己带来优越感。在这个行业，我不算入门者，但我始终是入门者的心态面对同行，谨小慎微，尊重同行，从别人的角度着想。我承认在这个行业我有很长的路要走，但有多少人敢说自己不是呢？何况三十年河东三十年河西，能总是俯视别人的人，毕竟是极少数。
可能我今天的确不蛋定了，希望到此为止。
哎，还是好好把自己的本事提高，做得到养家糊口，对得起职业操守，好好过自己的日子吧。
做migration即使用migration脚本都不一定保证所有的callback能refresh，何况直接替换