Re: TSMC130nm工艺的极限工作频率大概多少？

频率跟工艺没必然关系，每级流水长自然就频率低
前后差那么多，看看APR各阶段timing如何，一般差个百分之几十还好，delay差个几倍，APR应该是跑错了（如果前端约束和网表没错。。）

是不是各个阶段的时序slack都满足就没问题了？
还有就是后仿真用的.v网表是DC生成的还是Astro生成的？sdf文件是用Astro生成的还是用PT生成的？
多谢啦~

是不是各个阶段的时序slack都满足就没问题了？
还有就是后仿真用的.v网表是DC生成的还是Astro生成的？sdf文件是用Astro生成的还是用PT生成的？
多谢啦~

难道不是先看timing report吗？为么急着跑后仿？

文不对题吗。
先说说标题，当然有极限工作频率，大概是1/(Tsetup+Thold)。
再说说正文，大概率是SDC搞错了，跑后彷之前先跑下STA吧，省时省力

如果前面使用DCT做的带floorplan的综合，综合和后端timing差异不会超过10%

一个东西吧
我意思clk2out你是clk2q
就是DFF的自身性能
这东西会影响吗？

我说的那个极限频率大致意思是说delay必须既满足建立时间又满足保持时间。
如果要考虑Tcq的话，就要看Tcq和Thold比孰大孰小了。
如果Tcq>Thold，极限频率就是1(Tsetup+Tcq)