芯片回来了,有一半的pin esd过不了2kv
我觉得应该有,但是老板觉得不需要,所以就没做.每个power对地的snapback device都有,但是互相之间没diode连通.所有的block接在同一个ground,地没分.大家看看咋回事.
没搞过有几个power domain的片片，不过根据你的描述，是不是esd泄放通道的阻抗还是有点大导致的。片片出问题比较郁闷的是已经固化了，虽然可以想出N多种可能的原因，但是都不能实际做个试验看看究竟...
ESD常常和layout关系巨大，这样凭空猜也猜不出个所以然来的
我做过这样的ESD没问题，power cut不是必需的。ESD fail一般先去做热点分析看
是哪里short了才好分析，光这么说说不出个所以然来。
1 什么工艺？ESD方案和工艺关系很大
2 snapback device size是否够大？
3 snapback voltage & VBOX哪一个大？
4 Ground mash电阻是否够小？Ground电阻太大的话，是不能当做一个ground的
一直认为snapback不是很好控制也不好仿真，工艺的依赖性比较强，为什么不用rc clamp？
rc-clamp很好,不过也有一些问题,比如上电时候的影响
互相的不是必须的，确切的说是我没见过一个是有的
对地，对vcc都应该有，还要看看里面是不是有个path在snapback之前就挂了
ESD is black magic....
我们有个工具叫Pathfinder，可以帮你check一下discharge path的电阻。
0.18 5/40V tsmc bcd
标准snapback device
vbox是啥，tox breakdown?
连ground上面电阻大概1hom的都down了。。。
VBOX是gate oxide死球的电压。通常gate oxide最容易死。
VT2是你的snapback device，放ESD电流达到的电压
做ESD的，要确保放电通路上的电阻足够小。
假定放电通路上电阻是R，HBM 2KV ESD电流1A
VBOX < R*1 + VT2
可能仔细检查一下P/G网络会有些发现
Snapback device其实不算很安全，这个放电行为太过依赖工艺
做RC-clamp的话，会更有把握得多。
需要更详细一点的信息，最好画个电路草图上来，然后帮你分析分析。
还需要知道fail的ESD strike combination是什么。
你说的这里没过2kV（对应的ESD电流大概是1.5A）是HBM，和CDM没有关系，所以和有人说的gate oxide基本没有关系。
你说不同的power之间确实没有必要加AP diodes（通常会在GND和back gate之间加上ap diodes），也就是你说的双向diode clamp。每个power pin对地有ESD primary clamp就行了，就是你说的snapback transistor。
我理解你说的fail pin应该是IO pin吧，这些pin有对地的ESD clamp吗？
希望对你有所帮助。
感谢大家的回复,这次esd fail大概是这样的.这是一个power ic,所以里面有很多大的power stage,就是那种超级大的inverter 输出.当时为了省面积,接这些pin的大mos就没有按esd rule来,也没有拉长drain上面gate 到contact的距离,导致所有接pin的nmos 的drain和gate搭界的地方都被打坏了,虽然size很大.我记得台湾那个esd的讲义上面说,好像现在因为mos都用了LDD,所以对esd更加敏感,就算w做很大,如果不按一定rule来,esd也都过不了2kv.不知道是不是这个原因,希望大家指正.
还好ic上面留有一些diode,现在把diode接上去,希望能好点.
另外,关于这种大mos的输出,感觉接esd device好像也没有什么用,因为这些device比esd device还大,根本不能保证esd pulse经过esd device而不经过他们自己.但如果按esd rule来或者拉大contact到gate的距离占用的面积又太大了,不知道大家有什么经验.
另外,ic里面用了tsmc提供的所谓babuza esd device,就是一个vbe=0,vc接pin大概18V的高压npn,我们测到这玩艺正常工作的时候125C下会从18V漏电,而且漏电增加缓慢,但经过4个小时之后会达到一个稳态值,大概1mA..但是tsmc不承认,不知道有没有其他人遇到过这个问题.
不太明白为什么device很大esd pulse就不从esd device走
esd发生的时候device为啥不是高阻？
.86
大致明白了你fail的原因，fail发生在输出端了NMOS上，想必你是在NMOS的drain端不愿意加电阻吧，导致ESD电流走内部了，属于self protection。self protection需要特别小心，搞得不好可能只会打开一个finger，容易烧坏。加大drain contact到gate的距离其实就是加大NMOS的ballasting resistance，尽可能避免只打开一个finger。
另外不明白你说的连上一个spare diode，是通过dual diode那样连到VDD和GND么？如果是这样的话，用处不会很大。
和device的大小没有特别大的关系，如果device在ESD cell打开之前就打开了，ESD电流就会走内部电路，如果内部device足够大的话，就可能能够self protection。如果