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Re: 海思AP芯片性能远超Tegra3与Snapdragon正式向外界供货

时间:12-12 整理:3721RD 点击:
不知道有没有懂行的验证下这个新闻稿?
真的这么牛x的话,赶超英美指日可待啊。

Arm是英国设计的,
GPU是在美国team做的实现。
谈什么赶英超美?
不过能把SoC做好,也不错了。

这个GPU怎么回事?
难道比pvr还要牛叉
为什么不在中国研发

没搞懂为什么要做GPU
三星、德仪、高通、美满这些AP大厂都不做啊
海思一个领域新军还来破坏式创新?

GPU也是核心竞争力啊,但是高通自己做CPU,不知道海斯是否在搞。。

但是集成gpu都是pvr、adreno和mali,没有自己做的
我也觉得华为这个合作的gpu很奇怪,为什么不license一个
自己搞个奇特的东西对以后应用的兼容性怎么样啊
一直不相信任何公司能搞出火星科技,包括我司

这个没有关系啊。国外的team也是华为啊,只要把资料拿回国内,以国内取之不尽用之不竭的智力资源,很快就能学会并有机会超越之。

我觉得吧,设计能力赶上甚至超过欧美是迟早的事,起码打个平手是没啥问题的,但也仅此而已,也就是能跟它们在一个戏台子上卖了,论搭戏台子土鳖们还差得远

外行请教个问题:AP就这么容易做吗?不是我瞧不起华为,只是这也太快了点吧。NV和高通都搞了这么久了。给人的感觉就是这东西随随便便就能捣鼓出来似的。

marvell的不是Mali,是她家兄弟的vivante
有自己的gpu的soc商只有nvidia吧,但人家本身就是靠这个起家的,做soc倒是偏门
华为这一下子跨度太大了

这么说吧,如果哪一天某种“体制”可以集合一群低级民工把一个高级工程师的活儿干了,
那么也就是技术人员的末日
在座诸位一边唱华为的赞歌,一边还是要考虑考虑将来
资本主义没有好东西,华为同样不是,如果按照“普世价值”看,华为是封建家长制的
资本主义,恐怕比资本主义更不是东西

人类进步,技术发展,如果真要被淘汰,那也是躲不掉的必然。
如果低级民工能把高级工程师的活都干了,这个工程师高级在何处?

开始也是从amd买的
不知道他的“自家”标准是啥

现在也属于它了
话说tegra也是NV买来的,基本上在很多新的领域大公司很少有自己从头设计的了,只有原来的拳头产品是自己的。不过并不影响什么,那么多公司都是用ARM,设计出来也千差万别
目前GPU用自家IP的主要有:NV,高通
用自己兄弟IP的:marvell
其他多数是powervr和少数mali
华为的四核,看起来应该还是不错的,但是光是他们自己说还不够,我看还要等第三方评测结果。就像EDA公司,谁都跳出来说自己家的工具比竞争对手qor好xx倍,runtime少xx%,但是事实大家都懂的....所以自己说自己比别人好没意义
四核A9和双核A15的比较有争议,即使ARM内部的评测也没有说谁完胜。但是至少四核A9比双核A9要强是没争议的,所以华为这个芯片至少在目前市面上还是很有竞争力的

CPU用的是ARM的
GPU用的vivantee的
SOC请TI做的
就这样
不解释

真的假的啊,,之前问过他们代理商,丫的说海思说暂时只给华为供货
有点装了。。

这个吹得有点过了,CA9的四核本身就是license的东西。
跟其他厂商比比也就行了,和高通的CA9不具备可比性,高通的CA9将原先的2Instr/T改成了3Instr/T,这个还是很niubility的。

TI有自己的OMAP,给海思做不是打自己产品啊。

TI和IBM一直都在给海思作设计服务,不过最近TI的设计服务部门要关掉了,不知道对海思有什么影响。
海思的芯片很大程度上是华为用来向供应商杀价的,这条新闻的意义就在于此。

新闻稿说是做了两年,就是以前做K3那个部门吧

高速CPU的Cache可能跑在比核心频率慢一点的clock上。

诚然不同架构的processor的体系结构对Power有些影响,但是体系结构对Power的影响程度越来越低,频率是个大因素,缓存的大小是另一个大因素,浮点/SIMD的大小是第三个大因素。

有些关键路径不是靠迭代次数来搞定的吧,
你的RF CELL  MEM CELL 很多延时在一般工艺性都是固定的,除了专门的部门
去做专门的Cell,才能把延时降低, 1GHZ, 2个FF之间插入的组合逻辑是有限的
光靠脚本打造很难。应该有专门的Team设计专用核心单元,比如ALU,都是手绘的CELL,
这样速度才能提上去

你可以用useful clock skew
来实现1.5ns的SRAM跑1G。。。

你说的情形是critical path已到极限的情形了,当然除了修改设计没有什么更好的方法。
任何时候,综合器停止的点是你的design在各种约束下一个可能的结果区域内,好的script可以使得这个点更接近极限,简单的script一般来说离极限还有一段距离。
举个例子,假设一个电路在某种library下面极限slack是0 ns,Design刚刚mapping成target library但是没有优化时,slack假设是-2ns。综合器毕竟不是完人,结果可能在-1ns到-0.1ns之间。那么好的script大概能够结果接近-0.1ns,而简单的script结果也许在-0.8,也许在-0.7,这个之间的差异就是负责综合的人能力的差异,也许你可以理解为对tool性能的了解,也许可以理解为耐心和思考能力。
这种synthesis结果的差异,对于cpu设计来说,你也知道意味什么。

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