Re: jitter性能最好的charge pump是栅端开关的那种吗？

图一那几种p管充电电流和n管放电电流有mismatch，不知道什么叫速度慢，是说如果fref很小的话，mismatch引起的spurs会比较靠近中心频率么？图2(a)那种好像是Gardner很早以前
提出来的经典结构，那个op用来当直流的单位增益放大器，带宽不要太高，摆幅根据vctrl的范围定，增益能大点应该更好，一般差不多就行了。

图1(a)慢，个人感觉是因为开关打开和关闭的时候有迟滞－因为这里有竞争关系，
开关打开和关闭的时候需要对CP输出管的栅节点充放点，而此时这点因为要发生比较大的电压变化（比如从Vbp到Vdd，或者Vdd到Vbp），所以会浪费一些时间。
同时肯定还有mismatch 问题，特别是输出电压向供给电压偏移（也许你的PLL锁定时候CP输出电压接近Vdd）。
2(a)是最经典的CP结构，避免了上面充放电时间问题－dummy switch在CP不输出的时候导通，保证switches的源端电压一直保持。同时OP的使用使得switch 源端电压随着输出电压变化而自动偏置，保证电流匹配性。通常该OP增益要求不高－40～60dB，但是BW要求较高，因为需要在半个Fref需要将三个节点的电压稳定下来。也就是说BW至少是半个cycle的3到5倍(参考ADC SH标准)。

哦，忘了看你的标题。
jitter 特性很难说，和太多东西相关，比如loop bandwidth，CP电流，电源好坏，
layout。。。 在开环情况下测，什么CP的jitter都一样坏。

1(a)不慢
gate switched 的确是比较慢的，不过可以控制switch管不脱离饱和区

跟贴问问，我现在用的就是图2a)的结构，加个运放，按说应该是看不到charge sharing的，问题是仿真的电流波形仍然有一些尖峰，附件给出了仿真的NMOS开关管的漏极电流波形。
不知道产生这个尖峰的原因是不是charge sharing。我自己觉得不是。没有运放、也就是图2b)中的结构有charge sharing是因为NMOS开关导通的时候其源极电压会由大变小，因此产生的电流应该是流向LPF的，也就是说应该是NMOS漏极的一个负电流。而这里是一个正电流。
仿真发现在开关切换瞬间NMOS的源极电压会变小，使得输出电流瞬间会变大。实际上也就是说电流源晶体管的输出电流不恒定。加大尺寸或者仿真的时候预设一个较大的LPF电压仍然会看到这个现象...这个问题该如何解决？谢谢。

试试调整dn和dnb信号的反转电压，保证两个开关管不要同时关闭.

呵呵，好像这个问题我碰到过n多次了...之前总是靠提高电压和管子尺寸来解决....