Cyclone2的PLL问题
时间：12-11
整理：3721RD
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下面是别人遇到的情况
遇到CycloneII 同样的问题
引自meazzalee:
我的板子是DSP+2C8的配置，用2C8实现一个串行通信控制器，DSP和FPGA之间通过总线连接，时钟由FPGA上的PLL倍频得到。
某日无意中发现FPGA输出的信号脉冲宽度有异常抖动，一路追溯上去，发现PLL输出的locked信号经常拉低。晴天霹雳啊！这个PLL工作为什么不正常，开始怀疑一切，查电源电路，纹波，匹配电阻，啥都没有问题，狂郁闷，再看原理图数百遍，找了一群高手来会诊，最后连FAE都惊动了。真相大白的一天终于到了，原来我的数据总线过于集中在一个bank上，DSP做读操作的时候，某些情况下FPGA输出电流过大，使PLL工作不正常了。
于是改了IO口输出电流，限制为8MA，重新配置，一切OK。
把这次经历发上来，好让朋友们不要走一样的弯路，有时候，一些细节的疏忽真是要人命啊！
遇到同样的问题
我也遇到同样的问题,使用的是CycloneII EP2C20+SDRAM.
只是问题发生于今年2月,我没有象楼主那样,最后找到了解决方法.
表现现象是:SDRAM读写都成功,向SDRAM连续交错写入0xaaaaaaaa/0x55555555这
种前后变化大的数据时,内部逻辑会崩溃,而向SDRAM写入0x00000000这样单一的数据
或前后变化小的数据时,则可通过12小时的测试.
曾试过的解决方案是:
1、内核电压提供由一片LM1117增加到2片LM1117，通过飞线把电源直接引到
EP2C20，增加电压供应稳定性。
2、去掉板上的SDRAM。
3、改了IO口输出电流，限制为8mA。
问题仍然存在。
后来，手头有用于别的应用的EP1C3板，把相同的逻辑下载到EP1C3板，问题消失
了,当时的感觉是EP2C20(Q240封装)有问题,设计的逻辑没问题。由于设计时间紧，没
有耽搁，赶快用Cyclone EP1C12(Q240封装)重做了电路板，就是没问题了，才使其他
用到SDRAM的设计能继续下去。
现在，看到楼主的分析，觉得有道理，有时间会再试一下EP2C20的板子。
引自sizhy:
类似楼这样的问题我也遇到过，我的应用是USB(CY7C68013)+CycloneII2C20+SRAM，用PLL的C2输出作为SRAM的CLOCK，在调试过程中开始总以为是USB的问题，后来发现对2C20内部M4K读写都没有问题，一旦数据输出到SRAM，内部时序就不正常，甚至配置都会飞掉。最后将所有输出电流都限制为4mA，并将SRAM的CLOCL改为非直接布线的方法输出，情况才有所改善，但这时已浪费了两个月的时间。
我的感觉是 CycloneII芯片有缺陷，特别是PLL用C2直接输出后，PLL极易受到干扰，端口输出电流稍微大了一点以后（注意缺省配置是最大值）就不能稳定工作，相同的应用以前用 APEX 芯片时一点问题都没有，当时端口什么约束都没有加。看到楼主教训后更确定了这种感觉，虽然到现在Altera还没有这方面的勘误出来。
引自sizhy:
上面 realizewj 说到，使PLL工作不正常的原因是电源供电的问题。但在我遇到的问题中，肯定不是电源的问题。
上面说了，在我的应用中，FPGA 驱动 SRAM，为了 PCB 板布线方便，SRAM 的地址与数据线是就近分布在两个IOBANK中，也就是说，每个IOBANK的中既有数据线也有地址线，问题怪就怪在这里，其中一个IOBANK一点问题都没有，另一个IOBANK中，地址线（输出口）没问题，数据线（双向口）输出电流一大于4mA时PLL就不能正常工作，而这个PLL和这个IOBANK正好靠在一起。
对这样的情况，我的看法是干扰是通过双向口输入回路造成的，当双向口的输出电流大了以后，di/dt也大了，负载的静态电流是很小的，正是这个di/dt通过内部通道造成了对就近的PLL干扰。同一IOBANK中的单向输出由于输入回路未打开，干扰就小，另一个IOBANK中的双向口因距离远干扰也小。这也是我怀疑芯片有缺陷的原因，否则真不好解释。
引自fish750:
我也在调试FPGA+SDRAM，不过用的是EP2C5-8，同样遇到靠近SDRAM的PLL工作不稳定的问题，locked信号异常。要使PLL正常工作，必须将SDRAM的数据总线电流调到4ma，地址总线其他控制总线保持在默认的24ma，工作频率可以达100M，使用远离SDRAM的PLL，SDRAM的数据总线电流调到8ma，12ma开始出现不稳定，在8ma下，SDRAM勉强工作在125M，将BDIR-IO寄存器的三态允许端由单独的寄存器控制，在12ma下SDRAM工作频率可以提高到150M，但是提高到160M就不正常了。所以PLL工作是否稳定与BDIR-IO有关，OUT-IO的电流大小对PLL影响不大，以前Cyclone EP1C6+SDRAM在默认24ma都可以很轻松上150M以上，看来CycloneII的BDIR-IO是有设计上的缺陷。我个人认为电源设计对FPGA的速度影响不大，EP2C5内核电流很小，线性电源比开关电源的纹波要小，干扰要小。
遇到CycloneII 同样的问题
引自meazzalee:
我的板子是DSP+2C8的配置，用2C8实现一个串行通信控制器，DSP和FPGA之间通过总线连接，时钟由FPGA上的PLL倍频得到。
某日无意中发现FPGA输出的信号脉冲宽度有异常抖动，一路追溯上去，发现PLL输出的locked信号经常拉低。晴天霹雳啊！这个PLL工作为什么不正常，开始怀疑一切，查电源电路，纹波，匹配电阻，啥都没有问题，狂郁闷，再看原理图数百遍，找了一群高手来会诊，最后连FAE都惊动了。真相大白的一天终于到了，原来我的数据总线过于集中在一个bank上，DSP做读操作的时候，某些情况下FPGA输出电流过大，使PLL工作不正常了。
于是改了IO口输出电流，限制为8MA，重新配置，一切OK。
把这次经历发上来，好让朋友们不要走一样的弯路，有时候，一些细节的疏忽真是要人命啊！
遇到同样的问题
我也遇到同样的问题,使用的是CycloneII EP2C20+SDRAM.
只是问题发生于今年2月,我没有象楼主那样,最后找到了解决方法.
表现现象是:SDRAM读写都成功,向SDRAM连续交错写入0xaaaaaaaa/0x55555555这
种前后变化大的数据时,内部逻辑会崩溃,而向SDRAM写入0x00000000这样单一的数据
或前后变化小的数据时,则可通过12小时的测试.
曾试过的解决方案是:
1、内核电压提供由一片LM1117增加到2片LM1117，通过飞线把电源直接引到
EP2C20，增加电压供应稳定性。
2、去掉板上的SDRAM。
3、改了IO口输出电流，限制为8mA。
问题仍然存在。
后来，手头有用于别的应用的EP1C3板，把相同的逻辑下载到EP1C3板，问题消失
了,当时的感觉是EP2C20(Q240封装)有问题,设计的逻辑没问题。由于设计时间紧，没
有耽搁，赶快用Cyclone EP1C12(Q240封装)重做了电路板，就是没问题了，才使其他
用到SDRAM的设计能继续下去。
现在，看到楼主的分析，觉得有道理，有时间会再试一下EP2C20的板子。
引自sizhy:
类似楼这样的问题我也遇到过，我的应用是USB(CY7C68013)+CycloneII2C20+SRAM，用PLL的C2输出作为SRAM的CLOCK，在调试过程中开始总以为是USB的问题，后来发现对2C20内部M4K读写都没有问题，一旦数据输出到SRAM，内部时序就不正常，甚至配置都会飞掉。最后将所有输出电流都限制为4mA，并将SRAM的CLOCL改为非直接布线的方法输出，情况才有所改善，但这时已浪费了两个月的时间。
我的感觉是 CycloneII芯片有缺陷，特别是PLL用C2直接输出后，PLL极易受到干扰，端口输出电流稍微大了一点以后（注意缺省配置是最大值）就不能稳定工作，相同的应用以前用 APEX 芯片时一点问题都没有，当时端口什么约束都没有加。看到楼主教训后更确定了这种感觉，虽然到现在Altera还没有这方面的勘误出来。
引自sizhy:
上面 realizewj 说到，使PLL工作不正常的原因是电源供电的问题。但在我遇到的问题中，肯定不是电源的问题。
上面说了，在我的应用中，FPGA 驱动 SRAM，为了 PCB 板布线方便，SRAM 的地址与数据线是就近分布在两个IOBANK中，也就是说，每个IOBANK的中既有数据线也有地址线，问题怪就怪在这里，其中一个IOBANK一点问题都没有，另一个IOBANK中，地址线（输出口）没问题，数据线（双向口）输出电流一大于4mA时PLL就不能正常工作，而这个PLL和这个IOBANK正好靠在一起。
对这样的情况，我的看法是干扰是通过双向口输入回路造成的，当双向口的输出电流大了以后，di/dt也大了，负载的静态电流是很小的，正是这个di/dt通过内部通道造成了对就近的PLL干扰。同一IOBANK中的单向输出由于输入回路未打开，干扰就小，另一个IOBANK中的双向口因距离远干扰也小。这也是我怀疑芯片有缺陷的原因，否则真不好解释。
引自fish750:
我也在调试FPGA+SDRAM，不过用的是EP2C5-8，同样遇到靠近SDRAM的PLL工作不稳定的问题，locked信号异常。要使PLL正常工作，必须将SDRAM的数据总线电流调到4ma，地址总线其他控制总线保持在默认的24ma，工作频率可以达100M，使用远离SDRAM的PLL，SDRAM的数据总线电流调到8ma，12ma开始出现不稳定，在8ma下，SDRAM勉强工作在125M，将BDIR-IO寄存器的三态允许端由单独的寄存器控制，在12ma下SDRAM工作频率可以提高到150M，但是提高到160M就不正常了。所以PLL工作是否稳定与BDIR-IO有关，OUT-IO的电流大小对PLL影响不大，以前Cyclone EP1C6+SDRAM在默认24ma都可以很轻松上150M以上，看来CycloneII的BDIR-IO是有设计上的缺陷。我个人认为电源设计对FPGA的速度影响不大，EP2C5内核电流很小，线性电源比开关电源的纹波要小，干扰要小。