问PLL的问题，请NR作答，谢谢

  小张想从100Mclock得到200Mclock，于是买了一个PLL（其中output range 为50M到500M）和一个2分频电路（Bandgap<400M）。由于PLL在enable后一段时间内，output 追踪input的过程可能会不平滑，并会有over shot 现象，于是又加上了一个1ms delay和一个与门（AND gate），希望等PLL稳定后再输出，接法如图所示。可是上电后一试，发现out端输出固定在500M左右，而非200M，请问为什么？应该如何修改电路接法？
   电路的连接方式在附件中！

2分频(bandgap<400M)是什么意思？有没有可能是开始and gate没有输出，反馈那一路一
直为零，VCO一直振到500M去了，然后2分频工作不正常了。

  应该是2分频(bandwidth<400M)，是我打错了
  
  我觉得题目的意思是假设各种器件都正常工作，从原理上讲问题出在那儿？
  我的想法是：在前1ms（也就相当于10e5个周期），and gate是没有输出的，当然也就没有反馈，这时VCO的输出在稳定在500Mhz左右是可能的，但是，再1ms之后反馈开始建立，这时的输出稳定在500Mhz是讲不通的？
  
  谁能解释解释？
  

你的二分频不是只能工作到400m吗?
反馈还能建立吗?

  恩，有道理
  应该是不能建立反馈了！ 所以输出就稳定在500MHZ左右，PLL没有正常工作。
现在的问题是怎么修改电路使之可以正常工作？
哪个延时门放在 二分频之后好像也不合适，因为也存在VCO的输出超过二分频的BW的问题？

把延时去掉，让pll从0开始找好了
从500m往200m，也需要建立时间

这样如何？

要看看运气了，如果PLL在锁相过程中有大的overshoot，超过了
2分频电路的带宽，电路输出还会锁死在500M