基于NETFPGA的可重构科学计算平台

着应用要求的发展，可重构计算技术所处理问题的规模越来越大，系统也变得越来越复杂，同时对系统设计时间的要求却是越来越短，迫切需要开发和使用与此需求相适应的支持电路实时重构技术的高级设计方法和工具来充分发挥现有FPGA的能力。目前可重构计算面临的主要问题是大量设计工作依靠手工方法完成，并要求用户掌握算法、并行计算、硬件描述语言和电路设计等大量相关知识及丰富的设计经验，设计难度很大，设计周期较长，严重制约着可重构计算技术的推广和普及。

目前国际上虽然已经有一些面向可编程芯片设计的高级工具，但基本上是借鉴ASIC设计方法，不但缺乏对实时可重构的支持，而且最后自动生成的电路往往难以满足用户较为严格的时序要求。本研究设计的支持电路实时重构的科学计算平台为用户提供一个高级语言设计工具，降低用户的使用难度，大大加快可重构计算电路设计的速度，必将成为可重构计算技术发展的方向，因此本设计是一个极具前途的研究课题。本系统利用FPGA的可重配置特性，计算机与FPGA运算相结合的计算装置，如果能与支持电路实时重构的编译技术相结合，将能很轻松地设计出小规模、高性能、低成本、低功耗的硬件平台，本系统探索和建立数学算法向硬件逻辑转换的理论方法，对于当前的可重构计算、高速信号处理、FPGA应用设计乃至IC 设计都有着重要意义 ，其关键的问题在于给用户提供数学算法向硬件逻辑转换的工具，以此来帮助用户更加快速的建立应用。

研究的意义

探索和建立数学算法向硬件逻辑转换的理论方法，对于当前的可重构计算、高速信号处理、FPGA应用设计乃至IC 设计都有着重要意义 ，其关键的问题在于给用户提供数学算法向硬件逻辑转换的工具，以此来帮助用户更加快速的建立应用。基于FPGA的可重构高性能计算将有可能大大降低对于超级计算机的需求，大量的科学计算问题将有可能提供FPGA的硬件逻辑得以实现 . 同时 ，基于FPGA的可重构高性能计算系统的硬件成本相比高性能超级计算机来说较低，更加有利于普及和推广。

1.3研发计划

科学计算工具的研究一直是科学研究的前沿领域，其目前主要方向集中在更高性能的超级计算机构建方面，其主要是利用CPU阵列的规模优势来实现高性能。本研究采用FPGA可重构数字电路硬件加速的方法在Scilab中实现高性能科学计算，研究使用图形化方法把数学算法转换到硬件逻辑的方法和软件，目标实现PC与FPGA相结合的科学计算系统：实现 Scilab - FPGA运算任务的协同工作 ，对于用户来说整个系统透明，用户使用Scilab/Scicos编程，硬件生成和加速工作由系统自动完成，整个系统构成一个具备硬件加速功能的科学计算平台。

• 基于前期开发的Scilab/Scicos-HDL软件，进一步完善，构建起配套的FPGA可重构硬件环境，建立Scilab-FPGA软硬件联合仿真运算平台，并且在其上建立大规模科学运算应用）。

• 开发与Scilab系统相互通信交FPGA硬件模块，实现Scilab/Scicos-HDL与FPGA硬件模块联合仿真；

• 在该系统上设计建立大规模科学计算应用来进行大规模矩阵运算等。可行性：基于4年时间的前期工作，课题组已经开发出 科学计算算法（代码方式和图形化方式）转换为 硬件描述语言（支持 VHDL、Verilog、 SystemC）的软件，本项目申请所要完成的是其FPGA硬件模块和其协同工作方法有较高的可行性 。

本项目建在在充分的前期工作基础之上。项目组成员自主开发了在开源的科学计算软件上进行硬件电路算法设计和仿真的软件Scicos-HDL （2005-2010）. 该项目的研究一直在中科院自动化所中法实验室和法国 INRIA的支持下进行。

目前Scicos-HDL 0.7运行在Windows平台。具备5个硬件电路仿真库，包括50多个硬件电路仿真元件和VHDL、verilog、systemc语言编译器模块。当前可以完成组合逻辑电路设计、时序逻辑电路设计和基本的数字信号处理，支持VHDL、verilog、SystemC 3种硬件描述语言，支持自动文档生成，并且生成的HDL代码均为可综合。Scicos-HDL还支持与其它Open Source的EDA软件进行集成，构建完整的设计工具链。用户在Scilab / Scicos环境下对电子电路进行高级描述，并可对自己的设计方案进行系统仿真和修正，然后通过编译生成基于VHDL的RTL级结构模型。该模型可通过各种商业化的IC-CAD接口，最终产生对应于所描述系统的硬件平台。使用这样的开发工具，用户在设计集成电路系统时，即使不了解硬件电路的内部细节，甚至不了解 HDL语言，也可以根据自己的需要进行电子电路的设计。还可以使设计数字电路和数字信号处理电路的工作变得快捷，门槛更低。

Scicos-HDL元件库示