例说FPGA连载41：DDR控制器集成与读写测试之DDR2 IP核接口描述

信号名

方向

功能描述

global_reset_n

Input

IP核的全局异步复位信号，低电平有效。该信号有效时，将使得ALTMEMPHY（包括PLL）都进入复位状态。

pll_ref_clk

Input

PLL的输入参考时钟信号。

soft_reset_n

Input

IP核的全局异步复位信号，低电平有效。该信号只能复位ALTMEMPHY，而不能复位PLL。

aux_half_rate_clk

Output

phy_clk时钟信号的引出，时钟频率与phy_clk一样，可用于用户逻辑使用。

aux_full_rate_clk

Output

phy_clk时钟信号的引出，时钟频率是phy_clk的两倍，可用于用户逻辑使用。

reset_request_n

Output

复位输出，用于指示用户逻辑DDR2 IP核的内部PLL输出locked还未完成。

phy_clk

Output

ALTMEMPHY产生供用户逻辑使用的半速率时钟信号。所有输入和输出到ALTMEMPHY的用户逻辑接口信号，都与此时钟同步。

reset_phy_clk_n

Output

与phy_clock时钟域相关的复位信号，低电平有效。可用此时钟复位所有DDR IP核和用户逻辑接口相关的信号。

信号名

方向

功能描述

local_address[22:0]

Input

本地逻辑对DDR2 IP核的数据读出或写入地址。

local_write_req

Input

本地逻辑对DDR2 IP核的数据写入请求信号，高电平有效。

local_read_req

Input

本地逻辑对DDR2 IP核的数据读出请求信号，高电平有效。

local_burstbegin

Input

本地逻辑对DDR2 IP核的数据突发传输起始标志信号。多个数据传输时，该信号在 local_write_req或local_read_req信号拉高的第一个时钟周期时保持高电平，用于指示传输的起始。

local_wdata[63:0]

Input

本地逻辑写入到DDR IP核的数据总线信号，每次写入4个16bit数据。

local_be[7:0]

Input

读写数据字节使能标志信号。Local_be的每个位对应local_wdata或local_rdata的8bit数据是否有效。

local_size[2:0]       

Input

突发传输的有效数据数量，即传输多少个local_wdata或local_rdata数据。

local_ready

Ouput

DDR2 IP核输出的当前读写请求已经被接收的指示信号，高电平有效。

local_rdata[63:0]

Output

DDR IP核输出的本地逻辑读出数据总线信号，每次读出4个16bit数据。

local_rdata_valid

Output

local_rdata数据总线输出有效信号，高电平有效。

local_refresh_ack

Input

本地逻辑输入到DDR IP核的刷新请求信号。

local_init_done

Output

ALTMEMPHY完成DDR存储控制器的自动校准操作，拉高该信号。该信号可以作为用户逻辑的复位信号。