小梅哥和你一起深入学习FPGA之数码管动态扫描

控制部分相对简单，只需要根据对应的 按键信息，给待显示的数据加上一个对应的值，该部分代码如下所示：

always @(posedge Clk or negedge Rst_n)

         if(!Rst_n)

                   Dig_Led_Data<= 24'd0;

         elseif(Key_Flag)

         begin         

                   case(Key_Value)

                            4'b0001: Dig_Led_Data<= Dig_Led_Data + 23'd1;

                            4'b0010: Dig_Led_Data<= Dig_Led_Data + 23'd100;

                            4'b0100: Dig_Led_Data<= Dig_Led_Data + 23'd10000;

                            4'b1000: Dig_Led_Data<= Dig_Led_Data + 23'd100000;

                            default: Dig_Led_Data<= Dig_Led_Data;

                   endcase

         end

一、       测试平台设计

本实验主要对数码管驱动引脚的状态与预期进行比较和分析，通过仿真，验证设计的正确性和合理性。数码管驱动模块的testbench如下所示：

`timescale 1ns/1ns

module DIG_LED_DRIVE_tb;

         reg [23:0]data;

         reg clk;

         reg rst_n;

         wire [7:0]seg;

         wire [2:0]sel;

         DIG_LED_DRIVE DIG_LED_DRIVE_inst1(

                   .Data(data),

                   .Clk(clk),

                   .Rst_n(rst_n),

                   .Dig_Led_seg(seg),

                   .Dig_Led_sel(sel)

         );

         initial begin

                   data = 0;

                   clk = 1;

                   rst_n = 0;

                   #200;

                   rst_n = 1;

                   data = 24'h012345;

                   #10000;

                   data = 24'h518918;

                   #10000;

                   data