采用三栅极技术FPGA的突破性优势

引言

2013年2月，Altera公司与Intel公司共同宣布了Altera下一代最高性能FPGA产品的生产将独家采用Intel的14nm 3D Tri-Gate(三栅极)晶体管技术。这使得Altera成为当前采用最先进、最高性能半导体技术的独家专业FPGA供应商。本文介绍了三栅极及相关技术的历史与现状，以便了解三栅极技术对高性能FPGA性能的影响，以及其在数字电路速度、功率以及生产方面有何种程度的优势。

晶体管设计的背景

1947年，贝尔实验室展示了第一支晶体管，采用的是锗“点接触”结构。1954年，硅被首次用于制造双极型晶体管，但直到1960年才出现了第一支硅金属氧化物半导体场效应晶体管(MOSFET)。最早的MOSFET为2D平面器件，其电流是从栅极下的硅表面上流过。在大约50年的时间里，MOSFET器件的基本结构实际上维持不变。

自从1965年摩尔定律提出以来，MOSFET工艺有了许多的改进与提高，这反过来也使摩尔定律越来越深入人心，并应用于半导体产品规划中。过去10年来，由于在应变硅和高K金属栅方面的技术突破，MOSFET的性能与功耗一直在持续得到改善。

直到1991年，日立中央研究实验室的Digh Hisamoto和另一研究小组发表了一篇论文，人们才认识到了3D(或“环绕”)栅极晶体管技术的潜能，它能增强MOSFET性能，并消除短沟道效应。该论文将所述3D结构称为“耗尽型痩沟道晶体管”，或DELTA。

1997年，美国国防部高级研究计划局将一个合约授予伯克利加州大学的一个研究团队，要求开发一种基于DELTA概念的深亚微米晶体管。该项研究结果最早发布在1999年，该器件被叫做“FinFET”，因为晶体管几何结构的中心呈鳍状。

晶体管技术的重要转折点

各家领先半导体公司的研发部门都在不断地研究3D晶体管结构的优化与可制造性。有些工艺与专利进展已经发表和共享，而有些仍保留在企业实验室中。

半导体业研发投入的推动力是国际半导体技术发展路线图(ITRS)，它由一些制造商、供应商和研究机构组成的一个联盟负责协调和发布。ITRS提出可实现性能、功耗与密度不断改善的晶体管技术需求以及实现这些目标的相应的研究项目。ITRS及其公开出版物通过有关应变硅、高K金属栅以及现在的3D晶体管技术等的制造能力的结论与建议，来确保从摩尔定律获益。按照ITRS提供的文件，以及对学术论文与专利资料文档的分析，最近十年来3D晶体管技术的研究已经获得了长足的进步。

接受与研究

近两年来，有两项重要的发布，使3D晶体管结构成为行业焦点并载入MOSFET晶体管技术史。

第一项出现在2011年5月4日，Intel公司宣布在其22nm半导体产品的设计与制造中采用了三栅极晶体管技术，在此之前，利用Hisamoto等在FinFET上的开发与优化成果所做的研发已持续了十来年。它表明三栅极晶体管结构在半导体生产中的实用性和成本效益都得到了确证，同时也表明了Intel在半导体技术方面继续处于领先地位。

第二项是ITRS技术路线图的发布，很多其他半导体制造公司也对此有贡献，它们认定3D晶体管技术是20nm或22nm的更小设计结点上所有递增半导体进展的主要推动力。

三栅极设计的主要优点

三栅极晶体管的3D几何形状与结构提供了一系列优于平面晶体管结构的重要改进，所有这些均与围绕源漏“沟道”的MOSFET“栅极”的“环绕”效应有关。这些优点表现在更高的性能、降低的动态功耗和泄漏功耗以及晶体管设计密度，还有减少了晶体管对带电粒子单事件翻转(SEU)的敏感度，见图1。
  


图1：平面与三栅极晶体管结构的有效沟道宽度

三栅极晶体管几何结构较传统平面结构的主要优点体现在导电沟道的有效宽度上。一支晶体管的电流驱动能力和性能与其有效沟道宽度成正比。相较平面晶体管来说，3D晶体管结构的有效沟道宽度得到了显著的提高，因为它能在第三维度上扩展宽度，而不会给设计面积带来任何影响，见图1。这就为晶体管的设计者提供了更好的设计灵活性和更高的性能，而不必像平面晶体管中那样，增加沟道宽度就会对2D面积带来不利影响。

功耗方面的优点来自于三个鳍侧的栅极电场对沟道的改进控制。与平面晶体管相比，这减少了“关断”状态下从源极到漏极的亚阈值漏电流。另外，三栅极晶体管的电源电压可以大幅减小，而且由于与平面晶体管相比，增加了有效宽度，因此能保持优异的速度。低电源电压与降低的漏电流相结合，获得了显著的节能效果。

Intel公司在其Intel开发者论坛(2011、2012)中解释说，这种功耗优点源于三栅极晶体管的一种较陡峭的晶体管电压曲线，见图2。晶体管设计可以充分利用这种较陡峭曲线，显著减小漏电流(相对同等性能的平面晶体管)，或大大提高性能(晶体管工作速度)，或同时获得两种好处。
  


图2：三栅极晶体管结构提供了更陡峭的电压曲线

每一代新的硅制造技术通常都会缩减几何尺寸，或减小总体的栅极与晶体管结构，从而获得更高密度和更高能力的硅片。3D三栅极结构本身也适应于更高密度的晶体管设计，因为它在第三维度上扩展了晶体管的宽度特性。这样，设计者就能够根据性能、功耗以及晶体管密度封装等目标，在晶体管“鳍片”的尺寸与宽度两方面做出权衡取舍。以Altera转向14nm三栅极设计为例，Altera将获得两方面的好处，一方面是晶体管几何尺寸缩小到14nm，另外，通过3D三栅极晶体管设计可得到更高的密度。

SEU优势来自于三栅极结构中连接鳍片与衬底的小截面积。这样，可能收集到离子化粒子所产生电荷的面积就小于平面晶体管结构。根据Intel对其产品采用三栅极晶体管的22nm实现的早期测试，这降低了带电粒子造成晶体管电路中位翻转的概率。