基于Verilog硬件描述语言的AES密码算法实现

4 结语

根据设计思路和优化措施，本文使用Verilog硬件描述语言实现AES密码算法，并在ModelSim 6.O工具下进行仿真，证明本文设计的正确性。为了更进一步做比较，证明本文设计思路的合理性和优化措施的有效性，同样采取未优化的设计方案实现了该算法，通过在Dc中进行综合、布线，两相比较，优化后的设计比优化前节省了22%的逻辑单元，处理速度提高了13%。