针对FPGA内缺陷成团的电路可靠性设计研究

引言

微小卫星促进了专用集成电路(ASIC—Application Spceific Integrated Circuit)在航天领域的应用。现场可编程门阵列(FPGA —Field Programable Gate Array)作为ASIC的特殊实现形式，是中国航天目前集成设计的最佳技术选择，也是中国微小卫星发展的必由之路。

微小卫星对其功耗、质量和体积提出了较苛刻的要求，因此采用FPGA片内冗余容错代替片外冗余容错，是实现系统可靠性指标的另一种好办法。

应用于空间环境的FPGA，其时序逻辑需要防范空间粒子辐射引起的单粒子翻转，片内三模冗余(TMR) 是应对单粒子翻转的主要手段。因此，采用FPGA片内冗余容错方式提高可靠性，是非常必要的。

和其它集成电路一样，FPGA内部存在制造缺陷。研究发现这些缺陷的空间分布是不均匀的，表现出成团性。FPGA内部缺陷成团对FPGA片内冗余容错设计会产生负面影响，需要开展针对性的研究并提出应对策略，以提高FPGA片内冗余容错设计的有效性。

缺陷成团的相关研究

缺陷成团在电子系统设计领域还未被充分认识和重视，但作为集成电路制造领域的研究课题，却有相当长的研究历史。

(1) 集成电路缺陷类型
FPGA等集成电路(IC—Integrate Circuit)在制造过程中会产生缺陷。制造缺陷分成全局缺陷和局部缺陷。全局缺陷可以控制，但局部缺陷呈现随机性，难以避免，并随着芯片面积的增大而增加。在出厂测试中可以检测出绝大部分的局部缺陷，但有一些局部缺陷由于其影响一时未能显现而通过了检测设备的检测，这些局部缺陷经过一段时间的使用后会逐步扩展，引起电路故障。空间飞行器选用的FPGA，尽管经过了严格的考核和筛选，但由于其工作于恶劣的太空环境，仍然会诱发潜在的微小缺陷，引起电路故障，从而对航天电子产品的可靠性构成严重威胁。

(2) 集成电路缺陷的空间分布及成品率预计模型
局部缺陷降低了IC的成品率(Manufacturing Yield)，为此需要在成品率预计的基础上采用相应的冗余容错措施，以满足生产成品率要求。

IC芯片(Chip)制作在一定尺寸的硅圆片(Wafer)上，若干个IC芯片在Wafer上按行、列整齐排列，每个芯片内部含有若干个逻辑块(Logic Block)。FPGA、CPLD、存储器等IC芯片，其构造逻辑块在内部也是按行、列整齐排列的。图1(a)是硅圆片示意图，内部整齐排列着芯片；图1(b)是FPGA芯片的示意图，内部排列着逻辑块，逻辑块之间是布线通道。



图1 　硅圆片、芯片及内部缺陷分布示意图

早期研究认为，在Wafer和IC内缺陷的空间分布是均匀的。假定一个IC芯片内部含有n个逻辑块，每个逻辑块的平均可靠度为p。对于内部无冗余容错的IC，成品IC必须是n个逻辑块均无故障。设P为其预计成品率，则成品率预计模型为



在IC中有规律地增加一些备用逻辑块，用这些备用逻辑块代替故障逻辑块，以提高IC成品率。假定IC有n个逻辑块，其中r =n - k ，为备用逻辑块，IC是成品的条件是n个逻辑块中有k个以上无故障，其概率为



因此采用冗余容错电路IC的成品率预计模型为



式(2)是IC成品率预计的二项式分布模型。用此模型预计IC成品率，预计值与实际值存在较大差异。大量实验观测发现，二项式分布成品率预计模型不准确的根源在于IC内部缺陷的空间分布是不均匀的，呈现成团效应(Clustering)。缺陷成团的主要原因是IC工艺的批次性，工艺条件会随着时间和空间发生变化，导致IC芯片的批次之间，同一批的圆片与圆片之间，甚至是同一圆片的芯片与芯片之间，缺陷的分布都不同。逻辑块的可靠度p不是常数，而是随机变量。

缺陷成团的表象如图1 所示，图中黑点代表缺陷，圆框标注的是一个缺陷团。缺陷团面积是个随机值，大面积缺陷团可以覆盖整个圆晶片，小面积缺陷团局限在一个芯片内，覆盖相邻的若干逻辑块。

缺陷成团使得邻近逻辑块的缺陷存在相关性。要建立反映缺陷成团性的成品率预计模型，需要对复杂的多变量联合概率密度函数积分，可见用解析方法求得成品率几乎是不可能的。因此，通常采用数学逼近的方法，依靠系列可解析函数逼近成品率预计模型。

成品率预计的负二项式分布模型和复合泊松(Poisson) 分布模型，如Neymann TypeA ，Poisson Binomial 分布模型，由于考虑了缺陷的成团性，都能较准确地预计成品率。Stapper等假定p服从B分布，提出成品率复合二项式分布模型，这一模型不仅可以较准确地预计IC成品率，而且便于分析计算。成品率复合二项式分布模型为



式中p-是p的均值，u是B分布的一个参数。

式(3)与式(2)相比，是在式(2)的基础上增加了一个含参数u、p-的比例因子，从而反映出缺陷成团对成品率的影响。