FPGA管脚分配时需注意的一些事项

ck IOB clock component is not placed at an optimal clock IOB site. The clock IOB component

<4.3>使用一对GC类全局时钟IO管脚配置给DCM的CLKIN_N_IN和CLKIN_P_IN，并且将这对普通的IO的P型分配给DCM的CLKIN_N_IN型输入，IO的N型分配给DCM的CLKIN_P_IN型输入，出现与4.1中相同的错误。

<4.4>正常配置，即使用了一对GC类全局时钟IO管脚配置给DCM的CLKIN_N_IN和CLKIN_P_IN，并且对应地将这对普通的IO的P型分配给DCM的CLKIN_P_IN型输入，IO的N型分配给DCM的CLKIN_N_IN型输入，则完全正确。

因此得出结论：差分时钟输入时必须使用一对GC类全局时钟IO管脚配置给DCM的CLKIN_N_IN和CLKIN_P_IN，且N类型和P类型要匹配。

其实这个归根到底还是原语IBUFGDS在作怪，查看一下差分输入DCM的原文件就行了：

IBUFGDS CLKIN_IBUFGDS_INST (.I(CLKIN_P_IN),
.IB(CLKIN_N_IN),
.O(CLKIN_IBUFGDS));

5）那么如果将输入输出口配置成非IO管脚会怎么样呢？

在试验中，将某一VCCO配置成了给了输出口，结果在映射阶段出现如下错误：

ERROR:MapLib:30 - LOC constraint AF17 on q<2> is invalid: No such site on the

因此，不能将输入输出口配置成非IO管脚，当然这样配置本身也是不合理的。