数据链路层发送与接收的处理过程及涉及到的模块

的所有通道都已经接收到有效的对齐字符时，系统将在一个同一时间点将缓存的数据进行释放，这样便保证了系统中所有通道数据的同步输出。

支持JESD204B的器件是可以让发送与接收之间保持固定延迟的，对于系统中的某一个接收器件没有接收到有效的对齐字符而其他器件正常接收时，JESD204B定义了具体的出错处理机制。

不同通道间的同步是通过通道同步序列(initial lane alignment sequence)来完成的，通道同步的序列将在code group synchronization完成后立即发送，initial lane alignment sequence是不经过加扰的，对于ADC器件来说initiallane alignment sequence的长度固定为4个multiframe，对于DAC器件来说，在Subclass 1和Subclass 2中，initial lane alignment sequence的要求长度也是4个multiframe，所以，对于FPGA来说，initial lane alignment sequence的长度必须可以编程，长度范围是4-256，其中multiframe的长度是K个frame，K的取值范围为：1-32,而multiframe中octet的个数范围为：17-1024。

对于JESD204B的发送器来说，K的值必须是可编程的，而JESD204B的接收器中，K的值是建议可编程，JESD204的接收器必须明确定义对于K值的处理是是要求还是建议，而在本次的建模中，K值都是可编程的。

initial lanealignment sequence的结构如图26所示，每复帧开始标志位为/R/=/28.0/，结束标准位为/A/=/28.3/，R标志着initial lane alignment sequence的开始，A标志着initiallane alignment sequence每一复帧的结束。标志位A表示每一复帧的结束并不仅仅用于initial lane alignment sequence，在正常的数据发送中也会用到，在initial lane alignment sequence的第二个复帧中，包含了系统配置的参数，从复帧的第三个字节开始，K28.4作为第二个标志字符，标志着配置字节的开始。

图26：initial lane alignmentsequence的结构

图27：initiallane alignment sequence生成的流程图内容

initial lane alignment sequence的生成流程图如上图所示，数据复帧的第一个字节为0x1c/28.0/,结束字节为/28.3/,在第二复帧的第二个字节为0x9c/28.4/，配置字符是从第二复帧的第3字节开始。

1.4.2 Link configuration data andencoding

下表为系统中配置参数的具体解释和参考图。

Parameter

Description

Parameter Range

Field

Encoding

ADJCNT

Number of adjustment resolution steps to adjust DAC LMFC.

Applies to Subclass 2 operation only.

0 … 15

ADJCNT<3:0>

Binary value

ADJDIR

Direction to adjust DAC LMFC 0 – Advance 1 – Delay

Applies to Subclass 2 operation only

0 … 1

ADJDIR<0>

Binary value

BID

Bank ID – Extension to DID

0 ... 15

BID<3:0>

Binary value

CF

No. of control words per frame clock period per link

0 ... 32

CF<4:0>

Binary value*

CS

No. of control bits per sample

0 ... 3

CS<1:0>

Binary value

DID

Device (= link) identification no.

0 ... 255

DID<7:0>

Binary value

F

No. of octets per frame

1 ... 256

F<7:0>

Binary value minus 1

HD

High Density format

0 ... 1

HD<0>

Binary value

JESDV

JESD204 version 000 – JESD204A 001 – JESD204B

0 … 7

JESDV<2:0>

Binary Value

K

No. of frames per multiframe

1 ... 32

K<4:0>

Binary value minus 1

L

No. of lanes per converter device (link)

1 ... 32

L<4:0>

Binary value minus 1

LID

Lane identification no. (within link)

0 ... 31

LID<4:0>

Binary value

M

No. of converters per device

1 ... 256

M<7:0>

Binary value minus 1

N

Converter resolution

1 ... 32

N<4:0>

Binary value minus 1

N’

Total no. of bits per sample

1 ... 32

N'<4:0>

Binary value minus 1

PHADJ

Phase adjustment request to DAC Subclass 2 only.

0 … 1

PHADJ<0>

Binary value

S

No. of samples per conver