赛灵思专家：薄化制程良率升级，2.5D硅中介层晶圆成本下降

　　2.5D硅中介层（Interposer）是一项全新的互连技术，可为不同应用提供诸多技术优势。现阶段，现场可编程门阵列（FPGA）已为先进互补式金属氧化物半导体（CMOS）硅中介层发展的驱动力，但实际上，硅中介层早已用于发光二极体（LED）和微机电系统（MEMS）等众多应用领域。

　　多步骤晶圆制程助力　硅中介层成本调降有谱

　　就2.5D硅中介层的优点而言，其中一项最吸引人的是晶粒分割（Die ParTITIoning）技术。有别于系统单芯片（SoC）将逻辑、存储器或射频（RF）等不同的系统功能整合在单一元件的作法，硅中介层则采用模组化的方式，将不同的功能放在不同的晶粒上。由于铜制程的微凸块（Micro Bump）和重分布层（RedistribuTIon Layer）的关系，芯片与芯片之间透过硅中介层的互连，其电性特征与芯片内互连的特征非常相似，此可大幅降低功耗和提高频宽。

　　不过，除了所有技术优势外，最重要的仍是成本因素。若要延伸硅中介层技术的使用性，关键前提是大幅降低成本。以下有几个可降低硅中介层成本的方法。

　　第一种方法是用多晶硅（Polycrystalline Silicon）或玻璃取代单晶硅晶圆（Crystal Silicon Wafer），可降低基板的成本；另一种方法是藉由加大基板的尺寸来降低成本。18寸晶圆和矩形面板都是有可能降低成本的方法，然而，两种方法都会产生巨大的改变，且需要截然不同的制程产业体系。不过，其中一个可运用在现有晶圆制程体系最被看好的方法，是在晶圆级制程中产生更多制程步骤。

　　目前，一般的制程架构是先产出硅中介层晶片，然后将晶粒分别堆叠在中硅中介层上；在中介层上的芯片堆叠技术是芯片级整合的最后一个制程步骤。虽然这种已知良品芯片（Known Good Die）的制程极被看好，但也会产生很多制程问题。

　　首先，这样大尺寸且很薄的硅中介层晶粒，它的弓形度（Bow）及挠曲度（Warp）就是一个很大的问题，不仅在晶粒处理时有难度，且对准和热压接合 （Thermo-compression Bonding）也会相当困难。此外，后续的晶粒接合过程亦非常缓慢，因此也会产生昂贵的成本。一种较为明智的作法是用晶粒-晶圆级（C2W）整合的方式进行晶粒堆叠，这可加速制程周期；另一方面也可在芯片堆叠（如产生均温板或散热片）后进行晶圆级制程。

　　基于尺寸大小和成本因素的考虑，硅中介层晶圆的厚度要非常薄。目前，一般的厚度是100微米（μm），已可符合大小的考虑。然而，硅穿孔（TSV）制程是一种可降低成本的主要作法；制作一个10微米&TImes;50微米TSV的成本会比制作一个10微米×100微米TSV低很多。

　　晶圆薄化可透过将硅中介层晶圆临时接合到载具晶圆上，然后针对晶圆背面减薄则可完成。载具晶圆会有机械性支持的作用，避免晶圆发生断裂现象，且会补偿硅中介层晶圆内所需的应力。

　　减少晶圆的厚度是一种可降低硅中介层成本的方法，但在剥离制程（Debonding）后，厚度较薄的晶粒则在机械性稳定度、应力和硅中介层晶粒的弓形度/ 挠曲度的处理上都有可能出现新的挑战。其中，可以解决这些难题的方法是在薄薄的硅中介层晶圆，仍在载具晶圆上时即进行晶粒-晶圆级接合。随后，其他步骤则可进行晶圆级制程。

　　量产薄化晶圆　良率管理举足轻重

　　良率管理是处理薄化晶圆时的关键因素。薄化晶圆的厚度不一致是非常严重的问题。若薄化晶圆在薄化制程后出现裂痕，或晶圆中心到边缘有不均匀的情况，会导致在硅穿孔露出制程中，因须弥补晶圆上的裂痕而要付出昂贵的成本；或者更严重的甚至要将晶圆作废，因为晶圆背面的研磨无法重做。

　　在晶圆上做100%的黏着薄膜品质和整体厚度变数（TTV）检测，则可在花大钱前找出各种问题。晶圆到载具的对准问题往往会被忽略，但这对于良率管理却是非常重要的一环。最近一些高量产的结果显示，晶圆到载具的对位精准度对晶圆边缘晶粒的良率有正向关係。

　　光学边缘对准系统可让晶圆能精确地对准载具。对硅中介层制程而言，覆晶凸块那一面通常是最先产生的（在中介层的前端），而微凸块会在薄薄的中介层背面产生。重分布层的理想Line/Space解析度为1微米/1微米，换言之，重复对准光刻机（Stepper/Scanner）必须用作光刻曝光用途。这些系统的检视范围非常小，晶圆与载具精准的对位可确保对位键都能在曝光机视窗范围内。曝光机毋须费时搜寻对位键，因而可实现最高产量。

薄化晶圆制程的另一个重点是选对适合的暂时黏着剂。逻辑、存储器、电源元件和中介层的制程对黏着剂各有不同的需求。一般而言，一种黏着剂不会满足所有应用的需求。新型的黏着剂通常