赛灵思ASIC级UltraScale架构要素及相关说明

　　ASIC级UltraScale架构要素包括海量数据流、高度优化的关键路径、增强型DSP子系统、3D IC芯片间带宽、海量I/O和存储器带宽、多区域类似ASIC时钟、电源管理、新一代安全和消除布线拥塞。各要素的详细说明如下：

　　---海量数据流：专为宽总线优化，支持实现数Tb级吞吐量和最低时延;

　　---高度优化的关键路径：内置高速存储器级联，消除DSP和包处理中的瓶颈问题;

　　---增强型DSP子系统：将关键路径优化与新的27x18位乘法器和两个加法器结合，实现巨大的定点和IEEE 754标准浮点算术性能和效率的飞跃;

　　---3D IC芯片间带宽

　　针对第2代3D IC系统集成和新型3D IC大宽度存储器优化接口，提供芯片间带宽步进功能;

　　---海量I/O和存储器带宽

　　用多个硬化的ASIC级10/100G以太网、Interlaken和PCIe® IP核显著降低时延，支持新一代存储器接口功能;

　　---多区域类似ASIC时钟

　　多区域类似ASIC时钟，交付极低时钟歪斜和高性能可扩展性的低功耗时钟网络;

　　---电源管理

　　跨多种功能元素提供宽广的静态和动态电源门控范围，实现显著节能降耗;

　　---新一代安全

　　采用先进的方法进行AES比特流加密和认证、密钥模糊处理和安全器件编程;

　　---消除布线拥塞

　　采用Vivado工具进行协同优化，在不降低性能或增大时延的情况下，实现超过90%的器件利用率。