Cadence Allegro
- · drc检查时出现Antenna Vias 错误11-06
- · 求助,partition部分关掉再打开后所有走线都不能修改11-06
- · 求大神支招,CAM下查看钻孔文件与光汇文件不能重叠11-06
- · 请教一下,Allegro中是否可以为过孔分配net11-06
- · 该层为负片,为啥铺动态铜皮,不避让线呢?改成有走线,该如何铺铜,请大神指点11-06
- · 导入网表warning,求指点11-06
- · 敷地连不上地网络11-06
- · 请问Allegro怎么设置让网络名显示在走线和焊盘上?11-06
- · 如何对PCB进行包铜,该设置哪些参数,要注意哪些地方?11-06
- · 怎么铺动态网格铜11-06
- · 相同网络过孔之间的距离约束设置问题11-06
- · orcad原理图中自动显示问题11-06
- · 射频电路CC1100该如何铺地铜?11-06
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- · PCB检查没有DRC报错?11-06
- · allegro 封装导向错误11-06
- · Swap pin问题11-06
- · 使用auto silkscreen指令之后生成的丝印,总是会受到旁边元件的挪动而改变位置11-06
- · 请教 异形焊盘中心点的问题11-06
- · 敢问哪位大侠有把PIN delay导入到BRD里面的操作文档吗?11-06
- · 为何布线完后,还有飞线显示?11-06
- · 大家帮忙看看这个问题怎么解决-有candence公司的朋友不11-06
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