• · 大家平时都用什么软件画波形12-26
• · utraedit 的中文注释在modelsim环境下为乱码，怎么解决啊？12-26
• · Microblaze的指令周期12-26
• · 求购XILINX V5/V6/SPARTAN6系列二手开发板12-26
• · 请求美光DDR芯片模型，verilog HDL的，谢谢！12-26
• · 大家知道TSMC13工艺的setup,hold time大概是什么量级的？12-26
• · 请问suse系统可以安装VCS么？貌似SCL不识别12-26
• · VCS 与 DC 版本不一致使用起来会出现问题吗？有经验的大神给解答一下吧谢了12-26
• · 使用Xilinx的ISE做设计时，请问如何让工具自动分析出没有加周期约束的时钟？谢谢12-26
• · synplify_por 求助？12-26
• · 大规模设计该如何搞12-26
• · quartus9中，怎样设置可以单独对不同模块的时序进行约束啊？12-26
• · 请问什么是FIFO中的early中的early release机制？12-25
• · 请问计算机组成原理 有什么模拟软件可以模拟么 谢谢12-25
• · NC-Verilog12-25
• · 求助可综合的128*8的ram寄存器被reset为全零的写法12-25
• · 初学FPGA遇到问题，synplify pro 保存工程12-25
• · altera fpga 中文讨论组，欢迎加入12-25
• · chipscope 13.2 window版本，谁有破解方法？12-25
• · .18制程芯片外部通过pad向clock tree灌入100M左右的时钟可行不？12-25
• · 求助：同步FIFO,和异步FIFO使用12-25
• · cadence 软件AE 这个职位怎样？12-25
• · cic滤波器的IP核ND信号如何配置。12-25
• · 先学tcl还是先学perl？12-25
• · 谁了解申威1600啊！12-25