clock insertion delay 偏大怎么debug

理清时钟结构，看看偏大由什么引起的。

看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。

CTS引擎对非BUF/INV的Cell通常处理的很傻。
如果以上不能解决，你需要划分出关键寄存器，重点收它们的Insertion Delay。

怎么看时钟路径上是否有逻辑门和分频寄存器啊?
还有跑完一次CTS，看寄存器的分布密密麻麻，不好判断placement是不是做得好

怎么划关键寄存器，收他们的insertion delay呢

同样期待答案

时钟结构的CRG模块里有可能会有div_reg,cnt_reg,还有一些or and mux gate，这些都是起不同作用的，特别是一些奇数分频的时钟通过组合逻辑实现，后面又做Mux和gate的结构，然后这些逻辑又和io mux混在一块。这些逻辑cts自动做起来都会胡乱摆放的，而且中间有可能会插入很多不必要的buf,这需要你自己理清楚路径，屏蔽不必要的路径，做到时钟到哪一个cell多长合理心里有数。没有具体的时钟结构和路径图是没办法给你讲清楚的
可以加我Q,2598593808.每天晚上11点统一答疑

在ICC里怎么分析这些时钟电路的结构呢，用什么工具或命令?

怎么搞的跟做广告一样，在版上回答不好么，一定要qq私聊?

我经常半个月回家不开电脑的。在公司又网络不方便，你懂的

您好，前辈：
第一个问题
看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。那么什么样叫摆的顺畅合理?
第二个问题
如果以上不能解决，你需要划分出关键寄存器，重点收它们的Insertion Delay。请问收他们的insert delay有什么方法吗?
期待您的回复，不胜感激

顺畅的意思是：没有detour
关于什么叫合理的Lab ：
你想以最小的延时让一个信号传输1000um的距离。请以穷举排列组合的方法， 覆盖各种数量和类型的Buffer、Inverter，覆盖各种NDR和Layer组合， 挑出其中延时最小的最优解，并分析为什么这个组合延时最小。
进阶Lab：
用脚本自动循环实验的方式找出上面这个最优解。（这样你就完成了一个粗糙的优化引擎）

icc和innovus都有看时钟的gui 最好在place后就分析清楚时钟的结构 做好各种设置

请问，分析tree的结构主要看哪些?从哪些点入手?