多次例化同一个模块并传递参数的代码DC综合link报错：模块无法解析

小弟在一个Verilog代码中多次调用同一个模块，同时调用时传递不同参数，例如AA #(1) A1();
AA #(2) A2();
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DC综合时link报错，说无法解析AA design
不知道如何解决此类问题 难道调用时不能传参，只能在代码中设置参数的值吗，那样的话不是要写很多个同一模块的代码，只是其中参数不同?
求大神解答！

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