DC综合生成的ddc文件
save these designs before exiting, use the write command. For example,
dc_shell> write -format ddc -hierarchy -output my_design.ddc
那么，这个ddc文件是存入的什么内容呢 我看网上有说是db文件内容的，是吗?用什么可以打开呢
求大神告知
在dc_shell里面read_ddc，就可以读取保存的信息（上次综合的全部数据）
恩，确实打开了，里面内容大致如下：
Loading db file '/home/szl/software/synopsys/DC2009/libraries/syn/gtech.db'
Loading db file '/home/szl/software/synopsys/DC2009/libraries/syn/standard.sldb'
Loading link library 'gtech'
Reading ddc file '/home/szl/project/new_backend/DC/calibration_top.rpt.201305141254/calibration_top.ddc'.
Loaded 157 designs.
Warning: Unable to find specified driving_cell for port 'clk_800M'. (DDB-81)
Warning: Unable to find specified driving_cell for port 'clk_800M'. (DDB-81)
Warning: Unable to find specified driving_cell for port 'rst_n'. (DDB-81)
Warning: Unable to find specified driving_cell for port 'rst_n'. (DDB-81)
... (省略一些行)
mul_gain_cal_0_DW01_add_0 mul_gain_cal_0_DW01_add_1 mul_gain_cal_0_DW01_add_2 mul_gain_cal_0_DW01_add_3 mul_gain_cal_0_DW01_add_4 mul_gain_cal_0_DW01_add_5 mul_gain_cal_0_DW01_add_6 mul_gain_cal_0_DW01_add_7 mul_gain_cal_0_DW01_add_8 mul_gain_cal_0_DW01_add_9 mul_gain_cal_0_DW01_add_10 mul_gain_cal_0_DW01_add_11 mul_gain_cal_0_DW01_add_12 mul_gain_cal_0_DW01_add_13 mul_gain_cal_0_DW01_add_14 mul_gain_cal_0_DW01_add_15 mul_gain_cal_0_DW01_add_16 mul_gain_cal_0_DW01_add_17 mul_gain_cal_0_DW01_add_18 mul_gain_cal_0_DW01_add_19 mul_gain_cal_0_DW01_add_20 mul_gain_cal_0_DW01_add_21 mul_gain_cal_0_DW01_add_22 mul_gain_cal_0_DW01_add_23
看前两行，那是不是就是说ddc其实就是db文件内容，但是db文件内容不是那些吧，还有看最后这几行，ddc文件又和verilog.net文件很像
求指导
1.clk_800M是时钟信号吗?2.db是std cell、IP、memory等的时序、功耗等信息，可以由lib转得，相应的lib文件你打开看看就知道了；
3.ddc包含了设计的信息，跟db不一样
ddc主要是design相关信息，包括timing ，db，lib等，
多谢小编 再问个小问题啊手册上说：
You can use the report_reference command to report information about all references in
the current instance or current design
我的出现如下表格：
Attributes:
b - black box (unknown)
bo - allows boundary optimization
d - dont_touch
mo - map_only
h - hierarchical
n - noncombinational
r - removable
s - synthetic operator
u - contains unmapped logic
ReferenceLibraryUnit AreaCountTotal AreaAttributes
-----------------------------------------------------------------------------
**SEQGEN**0.0000005200.000000n, u
*SELECT_OP_2.8_2.1_80.00000010.000000s, u
*SELECT_OP_64.8_64.1_80.00000010.000000s, u
GTECH_AND2gtech0.000000740.000000u
GTECH_BUFgtech0.000000660.000000u
GTECH_NOTgtech0.0000001340.000000u
GTECH_OR2gtech0.0000007580.000000u
-----------------------------------------------------------------------------
想问下，比如 最后一行中的出现的 u 什么意思呢 是说 这个2输入的或门 contains unmapped logic?
哦 多谢小编 但貌似没看到timing的信息
小编 你怎么看的.ddc文件，我输入read_ddc 工程名.ddc 只显示load进去了，如何查看这个ddc文件呢。、。 求解解
这个是有的，打开设计可以用一些命令查看 时序信息。
学习了
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谢谢。学习到了
请问解决这个问题了么。我也读取不了
ddc里边既包括design信息，也包括库信息
学习了
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原来是这样
学习到了
谢谢了
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学习了！~
小编 你怎么看的.ddc文件，我输入read_ddc 工程名.ddc 只显示load进去了，如何查看这个ddc文件呢。、。 求解解