大家有没有在设计版图中加入tapcell的经验。

1# 童黄 每排都必须有，两个tap之间的最大距离有rule定义了的

如果你layout中其他cell都是自带了防latchup的cell，那么不需要再加tapcell，如果没有，就必须加，否则DRC时很可能不过的

应该在哪一步加呢?

4# sunshinell
能不能说的更具体一些。我只知道是为了通过DRC检查。
另外请问下，加tap cell 不当会不会造成电源floating的错误呢。

3# devopetent
我看help command中，有两个可以加tap cell。
axgAddTapCell 和axgArrayTapCell不知道有啥区别。我用的是axgArrayTapCell，它的Distance选的是rule的四倍。不知道是不是有不妥。

学习中学习

design rule 里有说明, tsmc 的不用加,smic的要加,好象0.13的间柜是30um

ding~

对于tapcell
tsmc 不同的library 有不同的要求，有的要加，而有的不用。具体看library的要求。

看你用的库里面，celll是否有衬底阱接触，没有的话，就要加了，否则不需要，应该在place之前加吧

DINGING

那个库文档中对tapcell的distance有规定呢?

应该就是design manual里有吧，偷懒的话可以看工艺厂商提供的参考的综合流程。

是否要加tapcell，在于你用的process的tech file是否是tapless的。
如果是tapless的，即stdcell自己不包含welltap的，那么就一定要在place之前加endcap 和welltap cell的，tapcell 的间距由design rule定义的。若按每行都加，那么distance小于rule的2倍；若隔行加，distance小于rule的4倍。无论你按哪种方式加tapcell，最终需要满足DRC：A-B-A，A为tapcell，B为stdcell，B上任何一点到A的距离需要小于等于rule的最小值。
如果不是tapless的，即stdcell自身有tap，那么就不需要加tapcell。

顶起顶起顶起顶起

学习学习学习中

加tapecell的原因是因为随着制程的减小，（90nmbelow)在设计单元库电路时候，通过不做well/sub contact来减小每个单元的面积，你可以打开单元库中的tap单元看一下，就明白了。

呵呵要看工艺情况

以前的design，比如180nm ,130nm 的， 标准单元比较大， 而且基本上每个都内置了
N-tap和P-tap ， 也就是内部已经有很好的电位钳制 ，因此就不要加tapcell了， 这个也叫tapless flow，
N-tap和P-tap的作用主要是提供N-well和P-sub良好的反偏置电位， 有利于电路的稳定 ，甚至防止latch-up
90nm下，因为std cell做小了， 这个Tap contact有可能加不进去， 因此开始做单独的tapcell，
也就是FILL2 这么大，大概， 包含n-tap和p-tap于一体，一个tap的作用大概是管理30um（ tsmc 40nm） 作用的范围，因此用插花式（checkboard） 方法可以 保证所有的区域 的电位安全，
tapcell不加， latchup不安全， 加了太多，会占用面积，
因此一般都是棋盘式加法，比较效率高，
DRC会检查这个的， 你们放心， LUP error就是指tapcell没加好，

TSMC的不是10um么?

不加 drc 检查会出 latch up问题的，

什么是tapCell呢?

一般10um或20um之内必须要有tap的吧，那么怎么保证呢，我认为sta cell lib应该会在每一个cell中做入tap，如果没有，你怎么保证工具在要求的范围内，比如25um，必有tap呢，如果没有，那latchup肯定有问题，谁敢保证没关系呢，ic设计中，只要可能，就一定要对策。所以说std cell中没有tap，我还没有见过，但我强烈认为，至少在大于一定pitch(exa. 4p）的cell中肯定有tap。

90nm 65nm工艺中，没有tap的library非常普遍。
只要在一定距离内有一个tap满足rule就可以了，每个cell里面都加tap太浪费面积了。
做完floorplan,在place cell之前，按照一定的距离间隔先放上一堆tapcell，把位置占住，再place cell就可以实现了。
Encounter 和 ICC里面都有相关的命令加这个 tapcell的。

:)

学习。

学习了