请教create_generated_clock的问题

找不到设计中需要分频的端口咋办
767:Error: Value for list 'source_objects' must have 1 elements. (CMD-036)
766:Warning: Can't find object 'dig/inst_clock_reset_core/o_clk_8mhz' in design 'dig'. (UID-95)
GUI似乎显示全部被打平了
create_generated_clock -name o_clk_8mhz -sourcei_clk_16_mhz -divide_by 2[get_pins dig/inst_clock_reset_core/o_clk_8mhz]

RTL里把时钟定义点直接调用buffer并set_dont_touch。DC和ICC之后这个点一直保留，就不会出现你上面的尴尬了

不知道是不是计数器分频，如果是，那你指到计数reg的leaf CK pin就可以了。看你get_pin的格式，看着像是module pin，这样不好，如果cts阶段有inv，那这样会有问题吧
.楼上说的对，clock gen用到的一些cell（gater, 一些reg）直接例化并donttouch会比较好。

恩恩，谢谢。RTL目前不允许改动

谢谢啦
内部是计数器没错，可要求不能改。只能当module来看。

时钟定义在hier pin 上不好