create_generated_clock相关问题
时间：10-02
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在做分频器的时候，是不是在verilog里直接例化DFF，然后把Qn和D连接起来就可以了呢?
为啥不rtl写好呢， 这么简单的代码
可以直接RTL写好，但是我create_generated_clock的时候生成的时钟所对应的那个pin怎么去定义呢，因为还没综合，不知道cell的名字
写在hier 边界上，或者直接综合，然后后面补在sdc里就行了，
全频率跑也问题不大的
好的，我试一下，对于create_generated_clock需要做什么特殊的约束吗
不需要，和它的master clock一样就行