请问dc对这个时钟分频应该怎么使用create_generated_clock

1. module clk_div ( resetn, clock, clk1, clk2, clk3, clk4);
   
2. 
   
3. input resetn, clock;
   
4. 
   
5. inout clk1, clk2, clk3, clk4;
   
6. 
   
7. // this is a divide by four clock as clk4
   
8. 
   
9. reg clk1_int, clk2_int, clk3_int, clk4_int;
   
10. wirereset = ~resetn;
    
11. 
    
12. assign clk1 = clk1_int;
    
13. assign clk2 = clk2_int;
    
14. assign clk3 = clk3_int;
    
15. assign clk4 = clk4_int;
    
16. 
    
17. always@(posedge clock or posedge reset)
    
18. begin
    
19. if(reset == 1)
    
20. begin
    
21. clk1_int <= 0;
    
22. clk2_int <= 0;
    
23. clk3_int <= 0;
    
24. clk4_int <= 1;
    
25. end
    
26. else
    
27. begin
    
28. clk1_int <= clk4;
    
29. clk2_int <= clk1;
    
30. clk3_int <= clk2;
    
31. clk4_int <= clk3;
    
32. end
    
33. end
    
34. 
    
35. endmodule

发前端板块吧，divider是rtl 基本技能吧

我只是想问，我用create_generated_clock分频产生的各个时钟,current_design是top层，然后compile只有主时钟有约束路径，子时钟都没有时序信息。是缺少什么命令吗。还是一定要分模块进行综合。同步多时钟怎么用top-down

可能是generated clock没有定义好吧，design找不到他们

generated完report_clock看了一下，generated成功了就是与实际电路不符合，因为错认为是二分频，而且相位也不是50%了，难道虽然generated成功但是与电路不一致才导致没有子时钟的时序路径?